	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_r600_set_pcie_lanes            ## -- Begin function r600_set_pcie_lanes
	.p2align	4, 0x90
_r600_set_pcie_lanes:                   ## @r600_set_pcie_lanes
	.cfi_startproc
## %bb.0:
	pushq	%rbp
	.cfi_def_cfa_offset 16
	.cfi_offset %rbp, -16
	movq	%rsp, %rbp
	.cfi_def_cfa_register %rbp
	pushq	%r15
	pushq	%r14
	pushq	%r13
	pushq	%r12
	pushq	%rbx
	pushq	%rax
	.cfi_offset %rbx, -56
	.cfi_offset %r12, -48
	.cfi_offset %r13, -40
	.cfi_offset %r14, -32
	.cfi_offset %r15, -24
	movl	(%rdi), %eax
	movq	_RADEON_IS_IGP@GOTPCREL(%rip), %rcx
	testl	%eax, (%rcx)
	je	LBB0_1
LBB0_16:
	addq	$8, %rsp
	popq	%rbx
	popq	%r12
	popq	%r13
	popq	%r14
	popq	%r15
	popq	%rbp
	retq
LBB0_1:
	movq	_RADEON_IS_PCIE@GOTPCREL(%rip), %rcx
	testl	%eax, (%rcx)
	je	LBB0_16
## %bb.2:
	movl	%esi, %ebx
	movq	%rdi, %r15
	callq	_ASIC_IS_X2
	testq	%rax, %rax
	jne	LBB0_16
## %bb.3:
	cmpl	$12, %ebx
	ja	LBB0_4
## %bb.5:
	movslq	%ebx, %rax
	leaq	l_switch.table.r600_set_pcie_lanes(%rip), %rcx
	movq	(%rcx,%rax,8), %rax
	jmp	LBB0_6
LBB0_4:
	movq	_RADEON_PCIE_LC_LINK_WIDTH_X16@GOTPCREL(%rip), %rax
LBB0_6:
	movl	(%rax), %ebx
	movq	_RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPCREL(%rip), %r12
	movl	(%r12), %edi
	callq	_RREG32_PCIE_P
	movl	%eax, %r14d
	movq	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPCREL(%rip), %rax
	movl	(%rax), %eax
	andl	%r14d, %eax
	movq	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	movl	%ebx, %edx
	shll	%cl, %edx
	cmpl	%edx, %eax
	je	LBB0_16
## %bb.7:
	movq	_R600_PCIE_LC_UPCONFIGURE_DIS@GOTPCREL(%rip), %rax
	testl	%r14d, (%rax)
	jne	LBB0_16
## %bb.8:
	movq	_RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPCREL(%rip), %rax
	movq	_RADEON_PCIE_LC_RECONFIG_NOW@GOTPCREL(%rip), %rcx
	movl	(%rcx), %ecx
	orl	(%rax), %ecx
	movq	_R600_PCIE_LC_RENEGOTIATE_EN@GOTPCREL(%rip), %rax
	orl	(%rax), %ecx
	movq	_R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE@GOTPCREL(%rip), %r13
	orl	(%r13), %ecx
	notl	%ecx
	andl	%ecx, %r14d
	orl	%ebx, %r14d
	movl	(%r12), %edi
	movl	%r14d, %esi
	callq	_WREG32_PCIE_P
	movq	_R600_PCIE_LC_RENEGOTIATION_SUPPORT@GOTPCREL(%rip), %rax
	movl	(%rax), %eax
	andl	%r14d, %eax
	jne	LBB0_9
## %bb.10:
	movl	(%r13), %esi
	jmp	LBB0_11
LBB0_9:
	movq	_R600_PCIE_LC_UPCONFIGURE_SUPPORT@GOTPCREL(%rip), %rax
	movl	(%rax), %esi
	movq	_R600_PCIE_LC_RENEGOTIATE_EN@GOTPCREL(%rip), %rax
	orl	(%rax), %esi
LBB0_11:
	movq	_RADEON_PCIE_LC_RECONFIG_NOW@GOTPCREL(%rip), %rax
	orl	%r14d, %esi
	movl	(%r12), %edi
	orl	(%rax), %esi
	callq	_WREG32_PCIE_P
	movq	8(%r15), %rax
	movq	_CHIP_RV770@GOTPCREL(%rip), %rcx
	cmpq	(%rcx), %rax
	jge	LBB0_12
## %bb.13:
	movq	_R600_TARGET_AND_CURRENT_PROFILE_INDEX@GOTPCREL(%rip), %rax
	jmp	LBB0_14
LBB0_12:
	movq	_R700_TARGET_AND_CURRENT_PROFILE_INDEX@GOTPCREL(%rip), %rax
LBB0_14:
	movl	(%rax), %ebx
	.p2align	4, 0x90
LBB0_15:                                ## =>This Inner Loop Header: Depth=1
	movl	%ebx, %edi
	callq	_RREG32
	cmpl	$-1, %eax
	je	LBB0_15
	jmp	LBB0_16
	.cfi_endproc
                                        ## -- End function
	.comm	_RADEON_IS_IGP,4,2              ## @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ## @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X0,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X0
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X1,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X1
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X2,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X2
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X4,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X4
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X8,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X8
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X12,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X12
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X16,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X16
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_RD_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT
	.comm	_R600_PCIE_LC_UPCONFIGURE_DIS,4,2 ## @R600_PCIE_LC_UPCONFIGURE_DIS
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_MASK,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_MASK
	.comm	_RADEON_PCIE_LC_RECONFIG_NOW,4,2 ## @RADEON_PCIE_LC_RECONFIG_NOW
	.comm	_R600_PCIE_LC_RENEGOTIATE_EN,4,2 ## @R600_PCIE_LC_RENEGOTIATE_EN
	.comm	_R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE,4,2 ## @R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE
	.comm	_R600_PCIE_LC_RENEGOTIATION_SUPPORT,4,2 ## @R600_PCIE_LC_RENEGOTIATION_SUPPORT
	.comm	_R600_PCIE_LC_UPCONFIGURE_SUPPORT,4,2 ## @R600_PCIE_LC_UPCONFIGURE_SUPPORT
	.comm	_CHIP_RV770,8,3                 ## @CHIP_RV770
	.comm	_R700_TARGET_AND_CURRENT_PROFILE_INDEX,4,2 ## @R700_TARGET_AND_CURRENT_PROFILE_INDEX
	.comm	_R600_TARGET_AND_CURRENT_PROFILE_INDEX,4,2 ## @R600_TARGET_AND_CURRENT_PROFILE_INDEX
	.section	__DATA,__const
	.p2align	3                               ## @switch.table.r600_set_pcie_lanes
l_switch.table.r600_set_pcie_lanes:
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X1
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X2
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X4
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X8
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X12

.subsections_via_symbols

	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_r600_set_pcie_lanes            ; -- Begin function r600_set_pcie_lanes
	.p2align	2
_r600_set_pcie_lanes:                   ; @r600_set_pcie_lanes
	.cfi_startproc
; %bb.0:
	stp	x24, x23, [sp, #-64]!           ; 16-byte Folded Spill
	.cfi_def_cfa_offset 64
	stp	x22, x21, [sp, #16]             ; 16-byte Folded Spill
	stp	x20, x19, [sp, #32]             ; 16-byte Folded Spill
	stp	x29, x30, [sp, #48]             ; 16-byte Folded Spill
	add	x29, sp, #48
	.cfi_def_cfa w29, 16
	.cfi_offset w30, -8
	.cfi_offset w29, -16
	.cfi_offset w19, -24
	.cfi_offset w20, -32
	.cfi_offset w21, -40
	.cfi_offset w22, -48
	.cfi_offset w23, -56
	.cfi_offset w24, -64
	ldr	w8, [x0]
Lloh0:
	adrp	x9, _RADEON_IS_IGP@GOTPAGE
Lloh1:
	ldr	x9, [x9, _RADEON_IS_IGP@GOTPAGEOFF]
Lloh2:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_2
LBB0_1:
	ldp	x29, x30, [sp, #48]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp, #32]             ; 16-byte Folded Reload
	ldp	x22, x21, [sp, #16]             ; 16-byte Folded Reload
	ldp	x24, x23, [sp], #64             ; 16-byte Folded Reload
	ret
LBB0_2:
Lloh3:
	adrp	x9, _RADEON_IS_PCIE@GOTPAGE
Lloh4:
	ldr	x9, [x9, _RADEON_IS_PCIE@GOTPAGEOFF]
Lloh5:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_1
; %bb.3:
	mov	x20, x1
	mov	x19, x0
	bl	_ASIC_IS_X2
	cbnz	x0, LBB0_1
; %bb.4:
	cmp	w20, #12
	b.hi	LBB0_6
; %bb.5:
Lloh6:
	adrp	x8, l_switch.table.r600_set_pcie_lanes@PAGE
Lloh7:
	add	x8, x8, l_switch.table.r600_set_pcie_lanes@PAGEOFF
	ldr	x8, [x8, w20, sxtw #3]
	b	LBB0_7
LBB0_6:
Lloh8:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_X16@GOTPAGE
Lloh9:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_X16@GOTPAGEOFF]
LBB0_7:
	ldr	w20, [x8]
Lloh10:
	adrp	x21, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGE
Lloh11:
	ldr	x21, [x21, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGEOFF]
	ldr	w0, [x21]
	bl	_RREG32_PCIE_P
Lloh12:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPAGE
Lloh13:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPAGEOFF]
Lloh14:
	ldr	w8, [x8]
	and	w8, w8, w0
Lloh15:
	adrp	x9, _RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPAGE
Lloh16:
	ldr	x9, [x9, _RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPAGEOFF]
Lloh17:
	ldr	w9, [x9]
	lsl	w9, w20, w9
	cmp	w8, w9
	b.eq	LBB0_1
; %bb.8:
Lloh18:
	adrp	x8, _R600_PCIE_LC_UPCONFIGURE_DIS@GOTPAGE
Lloh19:
	ldr	x8, [x8, _R600_PCIE_LC_UPCONFIGURE_DIS@GOTPAGEOFF]
Lloh20:
	ldr	w8, [x8]
	tst	w8, w0
	b.ne	LBB0_1
; %bb.9:
Lloh21:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPAGE
Lloh22:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPAGEOFF]
Lloh23:
	ldr	w8, [x8]
Lloh24:
	adrp	x22, _RADEON_PCIE_LC_RECONFIG_NOW@GOTPAGE
Lloh25:
	ldr	x22, [x22, _RADEON_PCIE_LC_RECONFIG_NOW@GOTPAGEOFF]
	ldr	w9, [x22]
	orr	w8, w9, w8
Lloh26:
	adrp	x23, _R600_PCIE_LC_RENEGOTIATE_EN@GOTPAGE
Lloh27:
	ldr	x23, [x23, _R600_PCIE_LC_RENEGOTIATE_EN@GOTPAGEOFF]
	ldr	w9, [x23]
Lloh28:
	adrp	x24, _R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE@GOTPAGE
Lloh29:
	ldr	x24, [x24, _R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE@GOTPAGEOFF]
	orr	w8, w8, w9
	ldr	w9, [x24]
	orr	w8, w8, w9
	bic	w8, w0, w8
	orr	w20, w8, w20
	ldr	w0, [x21]
	mov	x1, x20
	bl	_WREG32_PCIE_P
Lloh30:
	adrp	x8, _R600_PCIE_LC_RENEGOTIATION_SUPPORT@GOTPAGE
Lloh31:
	ldr	x8, [x8, _R600_PCIE_LC_RENEGOTIATION_SUPPORT@GOTPAGEOFF]
Lloh32:
	ldr	w8, [x8]
	ldr	w9, [x23]
Lloh33:
	adrp	x10, _R600_PCIE_LC_UPCONFIGURE_SUPPORT@GOTPAGE
Lloh34:
	ldr	x10, [x10, _R600_PCIE_LC_UPCONFIGURE_SUPPORT@GOTPAGEOFF]
Lloh35:
	ldr	w10, [x10]
	orr	w9, w10, w9
	ldr	w10, [x24]
	tst	w20, w8
	csel	w8, w10, w9, eq
	orr	w8, w8, w20
	ldr	w0, [x21]
	ldr	w9, [x22]
	orr	w1, w8, w9
	bl	_WREG32_PCIE_P
	ldr	x8, [x19, #8]
Lloh36:
	adrp	x9, _CHIP_RV770@GOTPAGE
Lloh37:
	ldr	x9, [x9, _CHIP_RV770@GOTPAGEOFF]
Lloh38:
	adrp	x10, _R600_TARGET_AND_CURRENT_PROFILE_INDEX@GOTPAGE
Lloh39:
	ldr	x10, [x10, _R600_TARGET_AND_CURRENT_PROFILE_INDEX@GOTPAGEOFF]
Lloh40:
	ldr	x9, [x9]
Lloh41:
	adrp	x11, _R700_TARGET_AND_CURRENT_PROFILE_INDEX@GOTPAGE
Lloh42:
	ldr	x11, [x11, _R700_TARGET_AND_CURRENT_PROFILE_INDEX@GOTPAGEOFF]
	cmp	x8, x9
	csel	x8, x10, x11, lt
	ldr	w19, [x8]
LBB0_10:                                ; =>This Inner Loop Header: Depth=1
	mov	x0, x19
	bl	_RREG32
	cmn	w0, #1
	b.eq	LBB0_10
	b	LBB0_1
	.loh AdrpLdrGotLdr	Lloh0, Lloh1, Lloh2
	.loh AdrpLdrGotLdr	Lloh3, Lloh4, Lloh5
	.loh AdrpAdd	Lloh6, Lloh7
	.loh AdrpLdrGot	Lloh8, Lloh9
	.loh AdrpLdrGotLdr	Lloh15, Lloh16, Lloh17
	.loh AdrpLdrGotLdr	Lloh12, Lloh13, Lloh14
	.loh AdrpLdrGot	Lloh10, Lloh11
	.loh AdrpLdrGotLdr	Lloh18, Lloh19, Lloh20
	.loh AdrpLdrGot	Lloh41, Lloh42
	.loh AdrpLdrGot	Lloh38, Lloh39
	.loh AdrpLdrGotLdr	Lloh36, Lloh37, Lloh40
	.loh AdrpLdrGotLdr	Lloh33, Lloh34, Lloh35
	.loh AdrpLdrGotLdr	Lloh30, Lloh31, Lloh32
	.loh AdrpLdrGot	Lloh28, Lloh29
	.loh AdrpLdrGot	Lloh26, Lloh27
	.loh AdrpLdrGot	Lloh24, Lloh25
	.loh AdrpLdrGotLdr	Lloh21, Lloh22, Lloh23
	.cfi_endproc
                                        ; -- End function
	.comm	_RADEON_IS_IGP,4,2              ; @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ; @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X0,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X0
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X1,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X1
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X2,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X2
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X4,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X4
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X8,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X8
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X12,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X12
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X16,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X16
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_RD_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT
	.comm	_R600_PCIE_LC_UPCONFIGURE_DIS,4,2 ; @R600_PCIE_LC_UPCONFIGURE_DIS
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_MASK,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_MASK
	.comm	_RADEON_PCIE_LC_RECONFIG_NOW,4,2 ; @RADEON_PCIE_LC_RECONFIG_NOW
	.comm	_R600_PCIE_LC_RENEGOTIATE_EN,4,2 ; @R600_PCIE_LC_RENEGOTIATE_EN
	.comm	_R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE,4,2 ; @R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE
	.comm	_R600_PCIE_LC_RENEGOTIATION_SUPPORT,4,2 ; @R600_PCIE_LC_RENEGOTIATION_SUPPORT
	.comm	_R600_PCIE_LC_UPCONFIGURE_SUPPORT,4,2 ; @R600_PCIE_LC_UPCONFIGURE_SUPPORT
	.comm	_CHIP_RV770,8,3                 ; @CHIP_RV770
	.comm	_R700_TARGET_AND_CURRENT_PROFILE_INDEX,4,2 ; @R700_TARGET_AND_CURRENT_PROFILE_INDEX
	.comm	_R600_TARGET_AND_CURRENT_PROFILE_INDEX,4,2 ; @R600_TARGET_AND_CURRENT_PROFILE_INDEX
	.section	__DATA,__const
	.p2align	3                               ; @switch.table.r600_set_pcie_lanes
l_switch.table.r600_set_pcie_lanes:
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X1
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X2
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X4
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
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