	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_r600_get_pcie_lanes            ## -- Begin function r600_get_pcie_lanes
	.p2align	4, 0x90
_r600_get_pcie_lanes:                   ## @r600_get_pcie_lanes
	.cfi_startproc
## %bb.0:
	pushq	%rbp
	.cfi_def_cfa_offset 16
	.cfi_offset %rbp, -16
	movq	%rsp, %rbp
	.cfi_def_cfa_register %rbp
	pushq	%r14
	pushq	%rbx
	.cfi_offset %rbx, -32
	.cfi_offset %r14, -24
	movl	(%rdi), %eax
	movq	_RADEON_IS_IGP@GOTPCREL(%rip), %rcx
	xorl	%r14d, %r14d
	testl	%eax, (%rcx)
	je	LBB0_1
LBB0_5:
	movl	%r14d, %eax
	popq	%rbx
	popq	%r14
	popq	%rbp
	retq
LBB0_1:
	movq	_RADEON_IS_PCIE@GOTPCREL(%rip), %rcx
	testl	%eax, (%rcx)
	je	LBB0_5
## %bb.2:
	movq	%rdi, %rbx
	callq	_ASIC_IS_X2
	testq	%rax, %rax
	jne	LBB0_5
## %bb.3:
	movq	%rbx, %rdi
	callq	_radeon_gui_idle
	movq	_RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPCREL(%rip), %rax
	movl	(%rax), %edi
	callq	_RREG32_PCIE_PORT
	movq	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPCREL(%rip), %rcx
	andl	(%rcx), %eax
	movq	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	sarl	%cl, %eax
	addl	$-128, %eax
	movl	$16, %r14d
	cmpl	$5, %eax
	ja	LBB0_5
## %bb.4:
	cltq
	leaq	l_switch.table.r600_get_pcie_lanes(%rip), %rcx
	movl	(%rcx,%rax,4), %r14d
	jmp	LBB0_5
	.cfi_endproc
                                        ## -- End function
	.comm	_RADEON_IS_IGP,4,2              ## @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ## @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_RD_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT
	.section	__TEXT,__const
	.p2align	2                               ## @switch.table.r600_get_pcie_lanes
l_switch.table.r600_get_pcie_lanes:
	.long	8                               ## 0x8
	.long	4                               ## 0x4
	.long	2                               ## 0x2
	.long	16                              ## 0x10
	.long	12                              ## 0xc
	.long	1                               ## 0x1

.subsections_via_symbols

	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_r600_get_pcie_lanes            ; -- Begin function r600_get_pcie_lanes
	.p2align	2
_r600_get_pcie_lanes:                   ; @r600_get_pcie_lanes
	.cfi_startproc
; %bb.0:
	stp	x20, x19, [sp, #-32]!           ; 16-byte Folded Spill
	.cfi_def_cfa_offset 32
	stp	x29, x30, [sp, #16]             ; 16-byte Folded Spill
	add	x29, sp, #16
	.cfi_def_cfa w29, 16
	.cfi_offset w30, -8
	.cfi_offset w29, -16
	.cfi_offset w19, -24
	.cfi_offset w20, -32
	ldr	w8, [x0]
Lloh0:
	adrp	x9, _RADEON_IS_IGP@GOTPAGE
Lloh1:
	ldr	x9, [x9, _RADEON_IS_IGP@GOTPAGEOFF]
Lloh2:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_3
LBB0_1:
	mov	w0, #0
LBB0_2:
	ldp	x29, x30, [sp, #16]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp], #32             ; 16-byte Folded Reload
	ret
LBB0_3:
Lloh3:
	adrp	x9, _RADEON_IS_PCIE@GOTPAGE
Lloh4:
	ldr	x9, [x9, _RADEON_IS_PCIE@GOTPAGEOFF]
Lloh5:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_1
; %bb.4:
	mov	x19, x0
	bl	_ASIC_IS_X2
	cbnz	x0, LBB0_1
; %bb.5:
	mov	x0, x19
	bl	_radeon_gui_idle
Lloh6:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGE
Lloh7:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGEOFF]
Lloh8:
	ldr	w0, [x8]
	bl	_RREG32_PCIE_PORT
Lloh9:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPAGE
Lloh10:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPAGEOFF]
Lloh11:
	ldr	w8, [x8]
	and	w8, w8, w0
Lloh12:
	adrp	x9, _RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPAGE
Lloh13:
	ldr	x9, [x9, _RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPAGEOFF]
Lloh14:
	ldr	w9, [x9]
	asr	w8, w8, w9
	sub	w8, w8, #128
	cmp	w8, #5
	b.hi	LBB0_7
; %bb.6:
Lloh15:
	adrp	x9, l_switch.table.r600_get_pcie_lanes@PAGE
Lloh16:
	add	x9, x9, l_switch.table.r600_get_pcie_lanes@PAGEOFF
	ldr	w0, [x9, w8, sxtw #2]
	b	LBB0_2
LBB0_7:
	mov	w0, #16
	b	LBB0_2
	.loh AdrpLdrGotLdr	Lloh0, Lloh1, Lloh2
	.loh AdrpLdrGotLdr	Lloh3, Lloh4, Lloh5
	.loh AdrpLdrGotLdr	Lloh12, Lloh13, Lloh14
	.loh AdrpLdrGotLdr	Lloh9, Lloh10, Lloh11
	.loh AdrpLdrGotLdr	Lloh6, Lloh7, Lloh8
	.loh AdrpAdd	Lloh15, Lloh16
	.cfi_endproc
                                        ; -- End function
	.comm	_RADEON_IS_IGP,4,2              ; @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ; @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_RD_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT
	.section	__TEXT,__const
	.p2align	2                               ; @switch.table.r600_get_pcie_lanes
l_switch.table.r600_get_pcie_lanes:
	.long	8                               ; 0x8
	.long	4                               ; 0x4
	.long	2                               ; 0x2
	.long	16                              ; 0x10
	.long	12                              ; 0xc
	.long	1                               ; 0x1

.subsections_via_symbols
