	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_r600_set_pcie_lanes            ## -- Begin function r600_set_pcie_lanes
	.p2align	4, 0x90
_r600_set_pcie_lanes:                   ## @r600_set_pcie_lanes
	.cfi_startproc
## %bb.0:
	pushq	%rbp
	.cfi_def_cfa_offset 16
	.cfi_offset %rbp, -16
	movq	%rsp, %rbp
	.cfi_def_cfa_register %rbp
	pushq	%r14
	pushq	%rbx
	.cfi_offset %rbx, -32
	.cfi_offset %r14, -24
	movl	(%rdi), %eax
	movq	_RADEON_IS_IGP@GOTPCREL(%rip), %rcx
	testl	%eax, (%rcx)
	je	LBB0_1
LBB0_6:
	popq	%rbx
	popq	%r14
	popq	%rbp
	retq
LBB0_1:
	movq	_RADEON_IS_PCIE@GOTPCREL(%rip), %rcx
	testl	%eax, (%rcx)
	je	LBB0_6
## %bb.2:
	movl	%esi, %r14d
	movq	%rdi, %rbx
	callq	_ASIC_IS_X2
	testq	%rax, %rax
	jne	LBB0_6
## %bb.3:
	movq	%rbx, %rdi
	callq	_radeon_gui_idle
	cmpl	$17, %r14d
	jae	LBB0_7
## %bb.4:
	movl	$69911, %eax                    ## imm = 0x11117
	btl	%r14d, %eax
	jb	LBB0_5
LBB0_7:
	leaq	L_.str(%rip), %rdi
	movl	%r14d, %esi
	popq	%rbx
	popq	%r14
	popq	%rbp
	jmp	_DRM_ERROR                      ## TAILCALL
LBB0_5:
	movslq	%r14d, %rax
	leaq	l_switch.table.r600_set_pcie_lanes(%rip), %rcx
	movq	(%rcx,%rax,8), %rax
	movl	(%rax), %ebx
	movq	_RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPCREL(%rip), %r14
	movl	(%r14), %edi
	callq	_RREG32_PCIE_PORT
	movq	_RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %edx
	notl	%edx
	andl	%eax, %edx
	movq	_RADEON_PCIE_LC_LINK_WIDTH_SHIFT@GOTPCREL(%rip), %rax
	movb	(%rax), %cl
	shll	%cl, %ebx
	orl	%edx, %ebx
	movq	_RADEON_PCIE_LC_RECONFIG_NOW@GOTPCREL(%rip), %rax
	orl	(%rax), %ebx
	movq	_R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE@GOTPCREL(%rip), %rax
	orl	(%rax), %ebx
	movl	(%r14), %edi
	movl	%ebx, %esi
	popq	%rbx
	popq	%r14
	popq	%rbp
	jmp	_WREG32_PCIE_PORT               ## TAILCALL
	.cfi_endproc
                                        ## -- End function
	.comm	_RADEON_IS_IGP,4,2              ## @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ## @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X0,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X0
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X1,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X1
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X2,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X2
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X4,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X4
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X8,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X8
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X12,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X12
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X16,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X16
	.section	__TEXT,__cstring,cstring_literals
L_.str:                                 ## @.str
	.asciz	"invalid pcie lane request: %d\n"

	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_MASK,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_SHIFT,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_SHIFT
	.comm	_RADEON_PCIE_LC_RECONFIG_NOW,4,2 ## @RADEON_PCIE_LC_RECONFIG_NOW
	.comm	_R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE,4,2 ## @R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE
	.section	__DATA,__const
	.p2align	3                               ## @switch.table.r600_set_pcie_lanes
l_switch.table.r600_set_pcie_lanes:
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X1
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X2
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X4
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X8
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X12
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16

.subsections_via_symbols

	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_r600_set_pcie_lanes            ; -- Begin function r600_set_pcie_lanes
	.p2align	2
_r600_set_pcie_lanes:                   ; @r600_set_pcie_lanes
	.cfi_startproc
; %bb.0:
	stp	x20, x19, [sp, #-32]!           ; 16-byte Folded Spill
	.cfi_def_cfa_offset 32
	stp	x29, x30, [sp, #16]             ; 16-byte Folded Spill
	add	x29, sp, #16
	.cfi_def_cfa w29, 16
	.cfi_offset w30, -8
	.cfi_offset w29, -16
	.cfi_offset w19, -24
	.cfi_offset w20, -32
	ldr	w8, [x0]
Lloh0:
	adrp	x9, _RADEON_IS_IGP@GOTPAGE
Lloh1:
	ldr	x9, [x9, _RADEON_IS_IGP@GOTPAGEOFF]
Lloh2:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_2
LBB0_1:
	ldp	x29, x30, [sp, #16]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp], #32             ; 16-byte Folded Reload
	ret
LBB0_2:
Lloh3:
	adrp	x9, _RADEON_IS_PCIE@GOTPAGE
Lloh4:
	ldr	x9, [x9, _RADEON_IS_PCIE@GOTPAGEOFF]
Lloh5:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_1
; %bb.3:
	mov	x19, x1
	mov	x20, x0
	bl	_ASIC_IS_X2
	cbnz	x0, LBB0_1
; %bb.4:
	mov	x0, x20
	bl	_radeon_gui_idle
	cmp	w19, #17
	b.hs	LBB0_6
; %bb.5:
	mov	w8, #4375
	movk	w8, #1, lsl #16
	lsr	w8, w8, w19
	tbnz	w8, #0, LBB0_7
LBB0_6:
Lloh6:
	adrp	x0, l_.str@PAGE
Lloh7:
	add	x0, x0, l_.str@PAGEOFF
	mov	x1, x19
	ldp	x29, x30, [sp, #16]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp], #32             ; 16-byte Folded Reload
	b	_DRM_ERROR
LBB0_7:
Lloh8:
	adrp	x8, l_switch.table.r600_set_pcie_lanes@PAGE
Lloh9:
	add	x8, x8, l_switch.table.r600_set_pcie_lanes@PAGEOFF
	ldr	x8, [x8, w19, sxtw #3]
	ldr	w19, [x8]
Lloh10:
	adrp	x20, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGE
Lloh11:
	ldr	x20, [x20, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGEOFF]
	ldr	w0, [x20]
	bl	_RREG32_PCIE_PORT
Lloh12:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPAGE
Lloh13:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPAGEOFF]
Lloh14:
	ldr	w8, [x8]
	bic	w8, w0, w8
Lloh15:
	adrp	x9, _RADEON_PCIE_LC_LINK_WIDTH_SHIFT@GOTPAGE
Lloh16:
	ldr	x9, [x9, _RADEON_PCIE_LC_LINK_WIDTH_SHIFT@GOTPAGEOFF]
Lloh17:
	ldr	w9, [x9]
	lsl	w9, w19, w9
Lloh18:
	adrp	x10, _RADEON_PCIE_LC_RECONFIG_NOW@GOTPAGE
Lloh19:
	ldr	x10, [x10, _RADEON_PCIE_LC_RECONFIG_NOW@GOTPAGEOFF]
Lloh20:
	ldr	w10, [x10]
Lloh21:
	adrp	x11, _R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE@GOTPAGE
Lloh22:
	ldr	x11, [x11, _R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE@GOTPAGEOFF]
Lloh23:
	ldr	w11, [x11]
	orr	w8, w9, w8
	orr	w8, w8, w10
	orr	w1, w8, w11
	ldr	w0, [x20]
	ldp	x29, x30, [sp, #16]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp], #32             ; 16-byte Folded Reload
	b	_WREG32_PCIE_PORT
	.loh AdrpLdrGotLdr	Lloh0, Lloh1, Lloh2
	.loh AdrpLdrGotLdr	Lloh3, Lloh4, Lloh5
	.loh AdrpAdd	Lloh6, Lloh7
	.loh AdrpLdrGotLdr	Lloh21, Lloh22, Lloh23
	.loh AdrpLdrGotLdr	Lloh18, Lloh19, Lloh20
	.loh AdrpLdrGotLdr	Lloh15, Lloh16, Lloh17
	.loh AdrpLdrGotLdr	Lloh12, Lloh13, Lloh14
	.loh AdrpLdrGot	Lloh10, Lloh11
	.loh AdrpAdd	Lloh8, Lloh9
	.cfi_endproc
                                        ; -- End function
	.comm	_RADEON_IS_IGP,4,2              ; @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ; @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X0,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X0
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X1,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X1
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X2,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X2
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X4,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X4
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X8,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X8
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X12,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X12
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X16,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X16
	.section	__TEXT,__cstring,cstring_literals
l_.str:                                 ; @.str
	.asciz	"invalid pcie lane request: %d\n"

	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_MASK,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_SHIFT,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_SHIFT
	.comm	_RADEON_PCIE_LC_RECONFIG_NOW,4,2 ; @RADEON_PCIE_LC_RECONFIG_NOW
	.comm	_R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE,4,2 ; @R600_PCIE_LC_RECONFIG_ARC_MISSING_ESCAPE
	.section	__DATA,__const
	.p2align	3                               ; @switch.table.r600_set_pcie_lanes
l_switch.table.r600_set_pcie_lanes:
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X1
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X2
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X4
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X8
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X12
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16

.subsections_via_symbols
