	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_rv370_set_pcie_lanes           ## -- Begin function rv370_set_pcie_lanes
	.p2align	4, 0x90
_rv370_set_pcie_lanes:                  ## @rv370_set_pcie_lanes
	.cfi_startproc
## %bb.0:
	pushq	%rbp
	.cfi_def_cfa_offset 16
	.cfi_offset %rbp, -16
	movq	%rsp, %rbp
	.cfi_def_cfa_register %rbp
	pushq	%r15
	pushq	%r14
	pushq	%r12
	pushq	%rbx
	.cfi_offset %rbx, -48
	.cfi_offset %r12, -40
	.cfi_offset %r14, -32
	.cfi_offset %r15, -24
	movl	(%rdi), %eax
	movq	_RADEON_IS_IGP@GOTPCREL(%rip), %rcx
	testl	%eax, (%rcx)
	je	LBB0_1
LBB0_8:
	popq	%rbx
	popq	%r12
	popq	%r14
	popq	%r15
	popq	%rbp
	retq
LBB0_1:
	movq	_RADEON_IS_PCIE@GOTPCREL(%rip), %rcx
	testl	%eax, (%rcx)
	je	LBB0_8
## %bb.2:
	cmpl	$12, %esi
	ja	LBB0_3
## %bb.4:
	movslq	%esi, %rax
	leaq	l_switch.table.rv370_set_pcie_lanes(%rip), %rcx
	movq	(%rcx,%rax,8), %rax
	jmp	LBB0_5
LBB0_3:
	movq	_RADEON_PCIE_LC_LINK_WIDTH_X16@GOTPCREL(%rip), %rax
LBB0_5:
	movl	(%rax), %r15d
	movq	_RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPCREL(%rip), %r14
	movl	(%r14), %edi
	callq	_RREG32_PCIE
	movl	%eax, %ebx
	movq	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPCREL(%rip), %rax
	movl	(%rax), %eax
	andl	%ebx, %eax
	movq	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	movl	%r15d, %edx
	shll	%cl, %edx
	cmpl	%edx, %eax
	je	LBB0_8
## %bb.6:
	movq	_RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPCREL(%rip), %rax
	movq	_RADEON_PCIE_LC_RECONFIG_NOW@GOTPCREL(%rip), %r12
	movl	(%r12), %ecx
	orl	(%rax), %ecx
	movq	_RADEON_PCIE_LC_RECONFIG_LATER@GOTPCREL(%rip), %rax
	orl	(%rax), %ecx
	movq	_RADEON_PCIE_LC_SHORT_RECONFIG_EN@GOTPCREL(%rip), %rax
	orl	(%rax), %ecx
	notl	%ecx
	andl	%ecx, %ebx
	orl	%r15d, %ebx
	movl	(%r14), %edi
	movl	%ebx, %esi
	callq	_WREG32_PCIE
	movl	(%r14), %edi
	orl	(%r12), %ebx
	movl	%ebx, %esi
	callq	_WREG32_PCIE
	.p2align	4, 0x90
LBB0_7:                                 ## =>This Inner Loop Header: Depth=1
	movl	(%r14), %edi
	callq	_RREG32_PCIE
	cmpl	$-1, %eax
	je	LBB0_7
	jmp	LBB0_8
	.cfi_endproc
                                        ## -- End function
	.comm	_RADEON_IS_IGP,4,2              ## @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ## @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X0,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X0
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X1,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X1
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X2,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X2
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X4,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X4
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X8,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X8
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X12,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X12
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X16,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_X16
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_RD_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_MASK,4,2 ## @RADEON_PCIE_LC_LINK_WIDTH_MASK
	.comm	_RADEON_PCIE_LC_RECONFIG_NOW,4,2 ## @RADEON_PCIE_LC_RECONFIG_NOW
	.comm	_RADEON_PCIE_LC_RECONFIG_LATER,4,2 ## @RADEON_PCIE_LC_RECONFIG_LATER
	.comm	_RADEON_PCIE_LC_SHORT_RECONFIG_EN,4,2 ## @RADEON_PCIE_LC_SHORT_RECONFIG_EN
	.section	__DATA,__const
	.p2align	3                               ## @switch.table.rv370_set_pcie_lanes
l_switch.table.rv370_set_pcie_lanes:
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X1
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X2
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X4
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X8
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X12

.subsections_via_symbols

	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.globl	_rv370_set_pcie_lanes           ; -- Begin function rv370_set_pcie_lanes
	.p2align	2
_rv370_set_pcie_lanes:                  ; @rv370_set_pcie_lanes
	.cfi_startproc
; %bb.0:
	stp	x22, x21, [sp, #-48]!           ; 16-byte Folded Spill
	.cfi_def_cfa_offset 48
	stp	x20, x19, [sp, #16]             ; 16-byte Folded Spill
	stp	x29, x30, [sp, #32]             ; 16-byte Folded Spill
	add	x29, sp, #32
	.cfi_def_cfa w29, 16
	.cfi_offset w30, -8
	.cfi_offset w29, -16
	.cfi_offset w19, -24
	.cfi_offset w20, -32
	.cfi_offset w21, -40
	.cfi_offset w22, -48
	ldr	w8, [x0]
Lloh0:
	adrp	x9, _RADEON_IS_IGP@GOTPAGE
Lloh1:
	ldr	x9, [x9, _RADEON_IS_IGP@GOTPAGEOFF]
Lloh2:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_2
LBB0_1:
	ldp	x29, x30, [sp, #32]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp, #16]             ; 16-byte Folded Reload
	ldp	x22, x21, [sp], #48             ; 16-byte Folded Reload
	ret
LBB0_2:
Lloh3:
	adrp	x9, _RADEON_IS_PCIE@GOTPAGE
Lloh4:
	ldr	x9, [x9, _RADEON_IS_PCIE@GOTPAGEOFF]
Lloh5:
	ldr	w9, [x9]
	tst	w9, w8
	b.eq	LBB0_1
; %bb.3:
	cmp	w1, #12
	b.hi	LBB0_5
; %bb.4:
Lloh6:
	adrp	x8, l_switch.table.rv370_set_pcie_lanes@PAGE
Lloh7:
	add	x8, x8, l_switch.table.rv370_set_pcie_lanes@PAGEOFF
	ldr	x8, [x8, w1, sxtw #3]
	b	LBB0_6
LBB0_5:
Lloh8:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_X16@GOTPAGE
Lloh9:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_X16@GOTPAGEOFF]
LBB0_6:
	ldr	w19, [x8]
Lloh10:
	adrp	x20, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGE
Lloh11:
	ldr	x20, [x20, _RADEON_PCIE_LC_LINK_WIDTH_CNTL@GOTPAGEOFF]
	ldr	w0, [x20]
	bl	_RREG32_PCIE
Lloh12:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPAGE
Lloh13:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_RD_MASK@GOTPAGEOFF]
Lloh14:
	ldr	w8, [x8]
	and	w8, w8, w0
Lloh15:
	adrp	x9, _RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPAGE
Lloh16:
	ldr	x9, [x9, _RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT@GOTPAGEOFF]
Lloh17:
	ldr	w9, [x9]
	lsl	w9, w19, w9
	cmp	w8, w9
	b.eq	LBB0_1
; %bb.7:
Lloh18:
	adrp	x8, _RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPAGE
Lloh19:
	ldr	x8, [x8, _RADEON_PCIE_LC_LINK_WIDTH_MASK@GOTPAGEOFF]
Lloh20:
	ldr	w8, [x8]
Lloh21:
	adrp	x21, _RADEON_PCIE_LC_RECONFIG_NOW@GOTPAGE
Lloh22:
	ldr	x21, [x21, _RADEON_PCIE_LC_RECONFIG_NOW@GOTPAGEOFF]
	ldr	w9, [x21]
	orr	w8, w9, w8
Lloh23:
	adrp	x9, _RADEON_PCIE_LC_RECONFIG_LATER@GOTPAGE
Lloh24:
	ldr	x9, [x9, _RADEON_PCIE_LC_RECONFIG_LATER@GOTPAGEOFF]
Lloh25:
	ldr	w9, [x9]
Lloh26:
	adrp	x10, _RADEON_PCIE_LC_SHORT_RECONFIG_EN@GOTPAGE
Lloh27:
	ldr	x10, [x10, _RADEON_PCIE_LC_SHORT_RECONFIG_EN@GOTPAGEOFF]
	orr	w8, w8, w9
Lloh28:
	ldr	w9, [x10]
	orr	w8, w8, w9
	bic	w8, w0, w8
	orr	w19, w8, w19
	ldr	w0, [x20]
	mov	x1, x19
	bl	_WREG32_PCIE
	ldr	w0, [x20]
	ldr	w8, [x21]
	orr	w1, w8, w19
	bl	_WREG32_PCIE
LBB0_8:                                 ; =>This Inner Loop Header: Depth=1
	ldr	w0, [x20]
	bl	_RREG32_PCIE
	cmn	w0, #1
	b.eq	LBB0_8
	b	LBB0_1
	.loh AdrpLdrGotLdr	Lloh0, Lloh1, Lloh2
	.loh AdrpLdrGotLdr	Lloh3, Lloh4, Lloh5
	.loh AdrpAdd	Lloh6, Lloh7
	.loh AdrpLdrGot	Lloh8, Lloh9
	.loh AdrpLdrGotLdr	Lloh15, Lloh16, Lloh17
	.loh AdrpLdrGotLdr	Lloh12, Lloh13, Lloh14
	.loh AdrpLdrGot	Lloh10, Lloh11
	.loh AdrpLdrGotLdr	Lloh26, Lloh27, Lloh28
	.loh AdrpLdrGotLdr	Lloh23, Lloh24, Lloh25
	.loh AdrpLdrGot	Lloh21, Lloh22
	.loh AdrpLdrGotLdr	Lloh18, Lloh19, Lloh20
	.cfi_endproc
                                        ; -- End function
	.comm	_RADEON_IS_IGP,4,2              ; @RADEON_IS_IGP
	.comm	_RADEON_IS_PCIE,4,2             ; @RADEON_IS_PCIE
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X0,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X0
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X1,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X1
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X2,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X2
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X4,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X4
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X8,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X8
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X12,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X12
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_X16,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_X16
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_CNTL,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_CNTL
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_MASK,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_RD_MASK
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_RD_SHIFT
	.comm	_RADEON_PCIE_LC_LINK_WIDTH_MASK,4,2 ; @RADEON_PCIE_LC_LINK_WIDTH_MASK
	.comm	_RADEON_PCIE_LC_RECONFIG_NOW,4,2 ; @RADEON_PCIE_LC_RECONFIG_NOW
	.comm	_RADEON_PCIE_LC_RECONFIG_LATER,4,2 ; @RADEON_PCIE_LC_RECONFIG_LATER
	.comm	_RADEON_PCIE_LC_SHORT_RECONFIG_EN,4,2 ; @RADEON_PCIE_LC_SHORT_RECONFIG_EN
	.section	__DATA,__const
	.p2align	3                               ; @switch.table.rv370_set_pcie_lanes
l_switch.table.rv370_set_pcie_lanes:
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X0
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X1
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X2
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X4
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X8
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X16
	.quad	_RADEON_PCIE_LC_LINK_WIDTH_X12

.subsections_via_symbols
