	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.p2align	4, 0x90                         ## -- Begin function rockchip_pcie_host_init_port
_rockchip_pcie_host_init_port:          ## @rockchip_pcie_host_init_port
	.cfi_startproc
## %bb.0:
	pushq	%rbp
	.cfi_def_cfa_offset 16
	.cfi_offset %rbp, -16
	movq	%rsp, %rbp
	.cfi_def_cfa_register %rbp
	pushq	%r15
	pushq	%r14
	pushq	%r13
	pushq	%r12
	pushq	%rbx
	pushq	%rax
	.cfi_offset %rbx, -56
	.cfi_offset %r12, -48
	.cfi_offset %r13, -40
	.cfi_offset %r14, -32
	.cfi_offset %r15, -24
	movq	%rdi, %r12
	movq	32(%rdi), %rbx
	movq	_MAX_LANE_NUM@GOTPCREL(%rip), %rax
	movl	(%rax), %r14d
	movl	24(%rdi), %edi
	xorl	%esi, %esi
	callq	_gpiod_set_value_cansleep
	movq	%r12, %rdi
	callq	_rockchip_pcie_init_port
	movl	%eax, %r15d
	testl	%eax, %eax
	je	LBB0_1
LBB0_20:
	movl	%r15d, %eax
	addq	$8, %rsp
	popq	%rbx
	popq	%r12
	popq	%r13
	popq	%r14
	popq	%r15
	popq	%rbp
	retq
LBB0_1:
	movq	%rbx, -48(%rbp)                 ## 8-byte Spill
	movq	_PCIE_CORE_CTRL_PLC1@GOTPCREL(%rip), %rbx
	movq	(%rbx), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movq	_PCIE_CORE_CTRL_PLC1_FTS_MASK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %edx
	movq	_PCIE_CORE_CTRL_PLC1_FTS_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	movq	_PCIE_CORE_CTRL_PLC1_FTS_CNT@GOTPCREL(%rip), %rsi
	movl	(%rsi), %esi
	shll	%cl, %esi
	notl	%edx
	andl	%eax, %edx
	orl	%edx, %esi
	movq	(%rbx), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
	movq	%r12, %rdi
	callq	_rockchip_pcie_set_power_limit
	movq	_PCIE_RC_CONFIG_LCS@GOTPCREL(%rip), %rbx
	movq	(%rbx), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movq	_PCI_EXP_LNKSTA_SLC@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	shll	$16, %esi
	orl	%eax, %esi
	movq	(%rbx), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
	movq	(%rbx), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movl	%eax, %r15d
	movq	_PCI_EXP_LNKCTL_RCB@GOTPCREL(%rip), %rax
	orl	(%rax), %r15d
	movq	(%rbx), %rdx
	movq	%r12, %rdi
	movl	%r15d, %esi
	callq	_rockchip_pcie_write
	movq	_PCIE_CLIENT_LINK_TRAIN_ENABLE@GOTPCREL(%rip), %rax
	movl	(%rax), %esi
	movq	_PCIE_CLIENT_CONFIG@GOTPCREL(%rip), %rax
	movq	(%rax), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
	movl	24(%r12), %edi
	movl	$1, %esi
	callq	_gpiod_set_value_cansleep
	movq	_PCIE_CLIENT_BASIC_STATUS1@GOTPCREL(%rip), %rax
	movq	(%rax), %r13
	addq	16(%r12), %r13
	movl	%r15d, %edi
	callq	_PCIE_LINK_UP
	movq	_USEC_PER_MSEC@GOTPCREL(%rip), %rbx
	imull	$500, (%rbx), %r8d              ## imm = 0x1F4
	movq	%r13, %rdi
	movl	%r15d, %esi
	movl	%eax, %edx
	movl	$20, %ecx
	callq	_readl_poll_timeout
	testl	%eax, %eax
	je	LBB0_8
## %bb.2:
	movl	%eax, %r15d
	leaq	L_.str(%rip), %rsi
	movq	-48(%rbp), %rdi                 ## 8-byte Reload
	callq	_dev_err
	testl	%r14d, %r14d
	je	LBB0_5
## %bb.3:
	movslq	%r14d, %rbx
	decq	%rbx
	.p2align	4, 0x90
LBB0_4:                                 ## =>This Inner Loop Header: Depth=1
	movq	8(%r12), %rax
	movl	(%rax,%rbx,4), %edi
	callq	_phy_power_off
	decq	%rbx
	decl	%r14d
	jne	LBB0_4
LBB0_5:
	movq	_MAX_LANE_NUM@GOTPCREL(%rip), %rax
	movslq	(%rax), %r14
	testq	%r14, %r14
	je	LBB0_20
## %bb.6:
	movq	%r14, %rbx
	decq	%rbx
	.p2align	4, 0x90
LBB0_7:                                 ## =>This Inner Loop Header: Depth=1
	movq	8(%r12), %rax
	movl	(%rax,%rbx,4), %edi
	callq	_phy_exit
	decq	%rbx
	decl	%r14d
	jne	LBB0_7
	jmp	LBB0_20
LBB0_8:
	movq	_PCIE_RC_CONFIG_LCS@GOTPCREL(%rip), %rax
	cmpl	$2, (%r12)
	jne	LBB0_11
## %bb.9:
	movq	%rbx, %r13
	movq	%rax, %rbx
	movq	(%rax), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movl	%eax, %r14d
	movq	_PCI_EXP_LNKCTL_RL@GOTPCREL(%rip), %rax
	orl	(%rax), %r14d
	movq	(%rbx), %rdx
	movq	%r12, %rdi
	movl	%r14d, %esi
	callq	_rockchip_pcie_write
	movq	_PCIE_CORE_CTRL@GOTPCREL(%rip), %rax
	movq	(%rax), %r15
	addq	16(%r12), %r15
	movl	%r14d, %edi
	callq	_PCIE_LINK_IS_GEN2
	imull	$500, (%r13), %r8d              ## imm = 0x1F4
	movq	%r15, %rdi
	movl	%r14d, %esi
	movl	%eax, %edx
	movl	$20, %ecx
	callq	_readl_poll_timeout
	testl	%eax, %eax
	je	LBB0_11
## %bb.10:
	leaq	L_.str.1(%rip), %rsi
	movq	-48(%rbp), %rdi                 ## 8-byte Reload
	xorl	%eax, %eax
	callq	_dev_dbg
LBB0_11:
	movq	_PCIE_CORE_CTRL@GOTPCREL(%rip), %rax
	movq	(%rax), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movq	_PCIE_CORE_PL_CONF_LANE_MASK@GOTPCREL(%rip), %rcx
	andl	(%rcx), %eax
	movq	_PCIE_CORE_PL_CONF_LANE_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	sarl	%cl, %eax
	movl	$1, %edx
	movl	%eax, %ecx
	shll	%cl, %edx
	leaq	L_.str.2(%rip), %rsi
	movq	-48(%rbp), %r14                 ## 8-byte Reload
	movq	%r14, %rdi
	xorl	%eax, %eax
	callq	_dev_dbg
	movq	%r12, %rdi
	callq	_rockchip_pcie_lane_map
	movl	%eax, %r13d
	movl	%eax, 4(%r12)
	movq	_MAX_LANE_NUM@GOTPCREL(%rip), %rax
	cmpl	$0, (%rax)
	jle	LBB0_17
## %bb.12:
	leaq	L_.str.3(%rip), %r15
	xorl	%ebx, %ebx
	.p2align	4, 0x90
LBB0_13:                                ## =>This Inner Loop Header: Depth=1
	movl	%ebx, %edi
	callq	_BIT
	testl	%r13d, %eax
	jne	LBB0_15
## %bb.14:                              ##   in Loop: Header=BB0_13 Depth=1
	movq	%r14, %rdi
	movq	%r15, %rsi
	movl	%ebx, %edx
	xorl	%eax, %eax
	callq	_dev_dbg
	movq	8(%r12), %rax
	movl	(%rax,%rbx,4), %edi
	callq	_phy_power_off
LBB0_15:                                ##   in Loop: Header=BB0_13 Depth=1
	incq	%rbx
	movq	_MAX_LANE_NUM@GOTPCREL(%rip), %rax
	movslq	(%rax), %rax
	cmpq	%rax, %rbx
	jge	LBB0_17
## %bb.16:                              ##   in Loop: Header=BB0_13 Depth=1
	movl	4(%r12), %r13d
	jmp	LBB0_13
LBB0_17:
	movq	_ROCKCHIP_VENDOR_ID@GOTPCREL(%rip), %rax
	movl	(%rax), %esi
	movq	_PCIE_CORE_CONFIG_VENDOR@GOTPCREL(%rip), %rax
	movq	(%rax), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
	movq	_PCI_CLASS_BRIDGE_PCI@GOTPCREL(%rip), %rax
	movl	(%rax), %esi
	movq	_PCIE_RC_CONFIG_SCC_SHIFT@GOTPCREL(%rip), %rax
	movb	(%rax), %cl
	shll	%cl, %esi
	movq	_PCIE_RC_CONFIG_RID_CCR@GOTPCREL(%rip), %rax
	movq	(%rax), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
	movq	_PCIE_RC_CONFIG_THP_CAP@GOTPCREL(%rip), %rbx
	movq	(%rbx), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movq	_PCIE_RC_CONFIG_THP_CAP_NEXT_MASK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	notl	%esi
	andl	%eax, %esi
	movq	(%rbx), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
	movl	(%r14), %edi
	leaq	L_.str.4(%rip), %rsi
	callq	_of_property_read_bool
	testq	%rax, %rax
	je	LBB0_19
## %bb.18:
	movq	_PCIE_RC_CONFIG_LINK_CAP@GOTPCREL(%rip), %rbx
	movq	(%rbx), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movq	_PCIE_RC_CONFIG_LINK_CAP_L0S@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	notl	%esi
	andl	%eax, %esi
	movq	(%rbx), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
LBB0_19:
	movq	_PCIE_RC_CONFIG_DCSR@GOTPCREL(%rip), %rbx
	movq	(%rbx), %rsi
	movq	%r12, %rdi
	callq	_rockchip_pcie_read
	movq	_PCIE_RC_CONFIG_DCSR_MPS_MASK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	notl	%esi
	andl	%eax, %esi
	movq	_PCIE_RC_CONFIG_DCSR_MPS_256@GOTPCREL(%rip), %rax
	orl	(%rax), %esi
	movq	(%rbx), %rdx
	movq	%r12, %rdi
	callq	_rockchip_pcie_write
	xorl	%r15d, %r15d
	jmp	LBB0_20
	.cfi_endproc
                                        ## -- End function
	.comm	_MAX_LANE_NUM,4,2               ## @MAX_LANE_NUM
	.comm	_PCIE_CORE_CTRL_PLC1,8,3        ## @PCIE_CORE_CTRL_PLC1
	.comm	_PCIE_CORE_CTRL_PLC1_FTS_MASK,4,2 ## @PCIE_CORE_CTRL_PLC1_FTS_MASK
	.comm	_PCIE_CORE_CTRL_PLC1_FTS_CNT,4,2 ## @PCIE_CORE_CTRL_PLC1_FTS_CNT
	.comm	_PCIE_CORE_CTRL_PLC1_FTS_SHIFT,4,2 ## @PCIE_CORE_CTRL_PLC1_FTS_SHIFT
	.comm	_PCIE_RC_CONFIG_LCS,8,3         ## @PCIE_RC_CONFIG_LCS
	.comm	_PCI_EXP_LNKSTA_SLC,4,2         ## @PCI_EXP_LNKSTA_SLC
	.comm	_PCI_EXP_LNKCTL_RCB,4,2         ## @PCI_EXP_LNKCTL_RCB
	.comm	_PCIE_CLIENT_LINK_TRAIN_ENABLE,4,2 ## @PCIE_CLIENT_LINK_TRAIN_ENABLE
	.comm	_PCIE_CLIENT_CONFIG,8,3         ## @PCIE_CLIENT_CONFIG
	.comm	_PCIE_CLIENT_BASIC_STATUS1,8,3  ## @PCIE_CLIENT_BASIC_STATUS1
	.comm	_USEC_PER_MSEC,4,2              ## @USEC_PER_MSEC
	.section	__TEXT,__cstring,cstring_literals
L_.str:                                 ## @.str
	.asciz	"PCIe link training gen1 timeout!\n"

	.comm	_PCI_EXP_LNKCTL_RL,4,2          ## @PCI_EXP_LNKCTL_RL
	.comm	_PCIE_CORE_CTRL,8,3             ## @PCIE_CORE_CTRL
L_.str.1:                               ## @.str.1
	.asciz	"PCIe link training gen2 timeout, fall back to gen1!\n"

	.comm	_PCIE_CORE_PL_CONF_LANE_MASK,4,2 ## @PCIE_CORE_PL_CONF_LANE_MASK
	.comm	_PCIE_CORE_PL_CONF_LANE_SHIFT,4,2 ## @PCIE_CORE_PL_CONF_LANE_SHIFT
L_.str.2:                               ## @.str.2
	.asciz	"current link width is x%d\n"

L_.str.3:                               ## @.str.3
	.asciz	"idling lane %d\n"

	.comm	_ROCKCHIP_VENDOR_ID,4,2         ## @ROCKCHIP_VENDOR_ID
	.comm	_PCIE_CORE_CONFIG_VENDOR,8,3    ## @PCIE_CORE_CONFIG_VENDOR
	.comm	_PCI_CLASS_BRIDGE_PCI,4,2       ## @PCI_CLASS_BRIDGE_PCI
	.comm	_PCIE_RC_CONFIG_SCC_SHIFT,4,2   ## @PCIE_RC_CONFIG_SCC_SHIFT
	.comm	_PCIE_RC_CONFIG_RID_CCR,8,3     ## @PCIE_RC_CONFIG_RID_CCR
	.comm	_PCIE_RC_CONFIG_THP_CAP,8,3     ## @PCIE_RC_CONFIG_THP_CAP
	.comm	_PCIE_RC_CONFIG_THP_CAP_NEXT_MASK,4,2 ## @PCIE_RC_CONFIG_THP_CAP_NEXT_MASK
L_.str.4:                               ## @.str.4
	.asciz	"aspm-no-l0s"

	.comm	_PCIE_RC_CONFIG_LINK_CAP,8,3    ## @PCIE_RC_CONFIG_LINK_CAP
	.comm	_PCIE_RC_CONFIG_LINK_CAP_L0S,4,2 ## @PCIE_RC_CONFIG_LINK_CAP_L0S
	.comm	_PCIE_RC_CONFIG_DCSR,8,3        ## @PCIE_RC_CONFIG_DCSR
	.comm	_PCIE_RC_CONFIG_DCSR_MPS_MASK,4,2 ## @PCIE_RC_CONFIG_DCSR_MPS_MASK
	.comm	_PCIE_RC_CONFIG_DCSR_MPS_256,4,2 ## @PCIE_RC_CONFIG_DCSR_MPS_256
	.no_dead_strip	_rockchip_pcie_host_init_port
.subsections_via_symbols

	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.p2align	2                               ; -- Begin function rockchip_pcie_host_init_port
_rockchip_pcie_host_init_port:          ; @rockchip_pcie_host_init_port
	.cfi_startproc
; %bb.0:
	sub	sp, sp, #96
	.cfi_def_cfa_offset 96
	stp	x26, x25, [sp, #16]             ; 16-byte Folded Spill
	stp	x24, x23, [sp, #32]             ; 16-byte Folded Spill
	stp	x22, x21, [sp, #48]             ; 16-byte Folded Spill
	stp	x20, x19, [sp, #64]             ; 16-byte Folded Spill
	stp	x29, x30, [sp, #80]             ; 16-byte Folded Spill
	add	x29, sp, #80
	.cfi_def_cfa w29, 16
	.cfi_offset w30, -8
	.cfi_offset w29, -16
	.cfi_offset w19, -24
	.cfi_offset w20, -32
	.cfi_offset w21, -40
	.cfi_offset w22, -48
	.cfi_offset w23, -56
	.cfi_offset w24, -64
	.cfi_offset w25, -72
	.cfi_offset w26, -80
	mov	x19, x0
	ldr	x20, [x0, #32]
Lloh0:
	adrp	x24, _MAX_LANE_NUM@GOTPAGE
Lloh1:
	ldr	x24, [x24, _MAX_LANE_NUM@GOTPAGEOFF]
	ldr	w23, [x24]
	ldr	w0, [x0, #24]
	mov	w1, #0
	bl	_gpiod_set_value_cansleep
	mov	x0, x19
	bl	_rockchip_pcie_init_port
	mov	x21, x0
	cbz	w0, LBB0_2
LBB0_1:
	mov	x0, x21
	ldp	x29, x30, [sp, #80]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp, #64]             ; 16-byte Folded Reload
	ldp	x22, x21, [sp, #48]             ; 16-byte Folded Reload
	ldp	x24, x23, [sp, #32]             ; 16-byte Folded Reload
	ldp	x26, x25, [sp, #16]             ; 16-byte Folded Reload
	add	sp, sp, #96
	ret
LBB0_2:
Lloh2:
	adrp	x21, _PCIE_CORE_CTRL_PLC1@GOTPAGE
Lloh3:
	ldr	x21, [x21, _PCIE_CORE_CTRL_PLC1@GOTPAGEOFF]
	ldr	x1, [x21]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh4:
	adrp	x8, _PCIE_CORE_CTRL_PLC1_FTS_MASK@GOTPAGE
Lloh5:
	ldr	x8, [x8, _PCIE_CORE_CTRL_PLC1_FTS_MASK@GOTPAGEOFF]
Lloh6:
	ldr	w8, [x8]
	bic	w8, w0, w8
Lloh7:
	adrp	x9, _PCIE_CORE_CTRL_PLC1_FTS_CNT@GOTPAGE
Lloh8:
	ldr	x9, [x9, _PCIE_CORE_CTRL_PLC1_FTS_CNT@GOTPAGEOFF]
Lloh9:
	ldr	w9, [x9]
Lloh10:
	adrp	x10, _PCIE_CORE_CTRL_PLC1_FTS_SHIFT@GOTPAGE
Lloh11:
	ldr	x10, [x10, _PCIE_CORE_CTRL_PLC1_FTS_SHIFT@GOTPAGEOFF]
Lloh12:
	ldr	w10, [x10]
	lsl	w9, w9, w10
	orr	w1, w9, w8
	ldr	x2, [x21]
	mov	x0, x19
	bl	_rockchip_pcie_write
	mov	x0, x19
	bl	_rockchip_pcie_set_power_limit
Lloh13:
	adrp	x25, _PCIE_RC_CONFIG_LCS@GOTPAGE
Lloh14:
	ldr	x25, [x25, _PCIE_RC_CONFIG_LCS@GOTPAGEOFF]
	ldr	x1, [x25]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh15:
	adrp	x8, _PCI_EXP_LNKSTA_SLC@GOTPAGE
Lloh16:
	ldr	x8, [x8, _PCI_EXP_LNKSTA_SLC@GOTPAGEOFF]
Lloh17:
	ldr	w8, [x8]
	orr	w1, w0, w8, lsl #16
	ldr	x2, [x25]
	mov	x0, x19
	bl	_rockchip_pcie_write
	ldr	x1, [x25]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh18:
	adrp	x8, _PCI_EXP_LNKCTL_RCB@GOTPAGE
Lloh19:
	ldr	x8, [x8, _PCI_EXP_LNKCTL_RCB@GOTPAGEOFF]
Lloh20:
	ldr	w8, [x8]
	orr	w21, w8, w0
	ldr	x2, [x25]
	mov	x0, x19
	mov	x1, x21
	bl	_rockchip_pcie_write
Lloh21:
	adrp	x8, _PCIE_CLIENT_LINK_TRAIN_ENABLE@GOTPAGE
Lloh22:
	ldr	x8, [x8, _PCIE_CLIENT_LINK_TRAIN_ENABLE@GOTPAGEOFF]
Lloh23:
	ldr	w1, [x8]
Lloh24:
	adrp	x8, _PCIE_CLIENT_CONFIG@GOTPAGE
Lloh25:
	ldr	x8, [x8, _PCIE_CLIENT_CONFIG@GOTPAGEOFF]
Lloh26:
	ldr	x2, [x8]
	mov	x0, x19
	bl	_rockchip_pcie_write
	ldr	w0, [x19, #24]
	mov	w1, #1
	bl	_gpiod_set_value_cansleep
	ldr	x8, [x19, #16]
Lloh27:
	adrp	x9, _PCIE_CLIENT_BASIC_STATUS1@GOTPAGE
Lloh28:
	ldr	x9, [x9, _PCIE_CLIENT_BASIC_STATUS1@GOTPAGEOFF]
Lloh29:
	ldr	x9, [x9]
	add	x22, x9, x8
	mov	x0, x21
	bl	_PCIE_LINK_UP
	mov	x2, x0
Lloh30:
	adrp	x26, _USEC_PER_MSEC@GOTPAGE
Lloh31:
	ldr	x26, [x26, _USEC_PER_MSEC@GOTPAGEOFF]
	ldr	w8, [x26]
	mov	w9, #500
	mul	w4, w8, w9
	mov	x0, x22
	mov	x1, x21
	mov	w3, #20
	bl	_readl_poll_timeout
	cbz	w0, LBB0_9
; %bb.3:
	mov	x21, x0
Lloh32:
	adrp	x1, l_.str@PAGE
Lloh33:
	add	x1, x1, l_.str@PAGEOFF
	mov	x0, x20
	bl	_dev_err
	cbz	w23, LBB0_6
; %bb.4:
	sxtw	x8, w23
	lsl	x8, x8, #2
	sub	x20, x8, #4
LBB0_5:                                 ; =>This Inner Loop Header: Depth=1
	ldr	x8, [x19, #8]
	ldr	w0, [x8, x20]
	bl	_phy_power_off
	sub	x20, x20, #4
	sub	w23, w23, #1
	cbnz	w23, LBB0_5
LBB0_6:
	ldr	w20, [x24]
	cbz	w20, LBB0_1
; %bb.7:
	sxtw	x8, w20
	lsl	x8, x8, #2
	sub	x22, x8, #4
LBB0_8:                                 ; =>This Inner Loop Header: Depth=1
	ldr	x8, [x19, #8]
	ldr	w0, [x8, x22]
	bl	_phy_exit
	sub	x22, x22, #4
	sub	w20, w20, #1
	cbnz	w20, LBB0_8
	b	LBB0_1
LBB0_9:
	ldr	w8, [x19]
Lloh34:
	adrp	x23, _PCIE_CORE_CTRL@GOTPAGE
Lloh35:
	ldr	x23, [x23, _PCIE_CORE_CTRL@GOTPAGEOFF]
	cmp	w8, #2
	b.ne	LBB0_12
; %bb.10:
	ldr	x1, [x25]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh36:
	adrp	x8, _PCI_EXP_LNKCTL_RL@GOTPAGE
Lloh37:
	ldr	x8, [x8, _PCI_EXP_LNKCTL_RL@GOTPAGEOFF]
Lloh38:
	ldr	w8, [x8]
	orr	w21, w8, w0
	ldr	x2, [x25]
	mov	x0, x19
	mov	x1, x21
	bl	_rockchip_pcie_write
	ldr	x8, [x19, #16]
	ldr	x9, [x23]
	add	x22, x9, x8
	mov	x0, x21
	bl	_PCIE_LINK_IS_GEN2
	mov	x2, x0
	ldr	w8, [x26]
	mov	w9, #500
	mul	w4, w8, w9
	mov	x0, x22
	mov	x1, x21
	mov	w3, #20
	bl	_readl_poll_timeout
	cbz	w0, LBB0_12
; %bb.11:
Lloh39:
	adrp	x1, l_.str.1@PAGE
Lloh40:
	add	x1, x1, l_.str.1@PAGEOFF
	mov	x0, x20
	bl	_dev_dbg
LBB0_12:
	ldr	x1, [x23]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh41:
	adrp	x8, _PCIE_CORE_PL_CONF_LANE_MASK@GOTPAGE
Lloh42:
	ldr	x8, [x8, _PCIE_CORE_PL_CONF_LANE_MASK@GOTPAGEOFF]
Lloh43:
	ldr	w8, [x8]
	and	w8, w8, w0
Lloh44:
	adrp	x9, _PCIE_CORE_PL_CONF_LANE_SHIFT@GOTPAGE
Lloh45:
	ldr	x9, [x9, _PCIE_CORE_PL_CONF_LANE_SHIFT@GOTPAGEOFF]
Lloh46:
	ldr	w9, [x9]
	asr	w8, w8, w9
	mov	w9, #1
	lsl	w8, w9, w8
	str	x8, [sp]
Lloh47:
	adrp	x1, l_.str.2@PAGE
Lloh48:
	add	x1, x1, l_.str.2@PAGEOFF
	mov	x0, x20
	bl	_dev_dbg
	mov	x0, x19
	bl	_rockchip_pcie_lane_map
	str	w0, [x19, #4]
	ldr	w8, [x24]
	cmp	w8, #1
	b.lt	LBB0_18
; %bb.13:
	mov	x23, x0
	mov	x21, #0
Lloh49:
	adrp	x22, l_.str.3@PAGE
Lloh50:
	add	x22, x22, l_.str.3@PAGEOFF
LBB0_14:                                ; =>This Inner Loop Header: Depth=1
	mov	x0, x21
	bl	_BIT
	tst	w0, w23
	b.ne	LBB0_16
; %bb.15:                               ;   in Loop: Header=BB0_14 Depth=1
	str	x21, [sp]
	mov	x0, x20
	mov	x1, x22
	bl	_dev_dbg
	ldr	x8, [x19, #8]
	ldr	w0, [x8, x21, lsl #2]
	bl	_phy_power_off
LBB0_16:                                ;   in Loop: Header=BB0_14 Depth=1
	add	x21, x21, #1
	ldrsw	x8, [x24]
	cmp	x21, x8
	b.ge	LBB0_18
; %bb.17:                               ;   in Loop: Header=BB0_14 Depth=1
	ldr	w23, [x19, #4]
	b	LBB0_14
LBB0_18:
Lloh51:
	adrp	x8, _ROCKCHIP_VENDOR_ID@GOTPAGE
Lloh52:
	ldr	x8, [x8, _ROCKCHIP_VENDOR_ID@GOTPAGEOFF]
Lloh53:
	ldr	w1, [x8]
Lloh54:
	adrp	x8, _PCIE_CORE_CONFIG_VENDOR@GOTPAGE
Lloh55:
	ldr	x8, [x8, _PCIE_CORE_CONFIG_VENDOR@GOTPAGEOFF]
Lloh56:
	ldr	x2, [x8]
	mov	x0, x19
	bl	_rockchip_pcie_write
Lloh57:
	adrp	x8, _PCI_CLASS_BRIDGE_PCI@GOTPAGE
Lloh58:
	ldr	x8, [x8, _PCI_CLASS_BRIDGE_PCI@GOTPAGEOFF]
Lloh59:
	adrp	x9, _PCIE_RC_CONFIG_SCC_SHIFT@GOTPAGE
Lloh60:
	ldr	x9, [x9, _PCIE_RC_CONFIG_SCC_SHIFT@GOTPAGEOFF]
Lloh61:
	ldr	w8, [x8]
Lloh62:
	ldr	w9, [x9]
	lsl	w1, w8, w9
Lloh63:
	adrp	x8, _PCIE_RC_CONFIG_RID_CCR@GOTPAGE
Lloh64:
	ldr	x8, [x8, _PCIE_RC_CONFIG_RID_CCR@GOTPAGEOFF]
Lloh65:
	ldr	x2, [x8]
	mov	x0, x19
	bl	_rockchip_pcie_write
Lloh66:
	adrp	x21, _PCIE_RC_CONFIG_THP_CAP@GOTPAGE
Lloh67:
	ldr	x21, [x21, _PCIE_RC_CONFIG_THP_CAP@GOTPAGEOFF]
	ldr	x1, [x21]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh68:
	adrp	x8, _PCIE_RC_CONFIG_THP_CAP_NEXT_MASK@GOTPAGE
Lloh69:
	ldr	x8, [x8, _PCIE_RC_CONFIG_THP_CAP_NEXT_MASK@GOTPAGEOFF]
Lloh70:
	ldr	w8, [x8]
	bic	w1, w0, w8
	ldr	x2, [x21]
	mov	x0, x19
	bl	_rockchip_pcie_write
	ldr	w0, [x20]
Lloh71:
	adrp	x1, l_.str.4@PAGE
Lloh72:
	add	x1, x1, l_.str.4@PAGEOFF
	bl	_of_property_read_bool
	cbz	x0, LBB0_20
; %bb.19:
Lloh73:
	adrp	x20, _PCIE_RC_CONFIG_LINK_CAP@GOTPAGE
Lloh74:
	ldr	x20, [x20, _PCIE_RC_CONFIG_LINK_CAP@GOTPAGEOFF]
	ldr	x1, [x20]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh75:
	adrp	x8, _PCIE_RC_CONFIG_LINK_CAP_L0S@GOTPAGE
Lloh76:
	ldr	x8, [x8, _PCIE_RC_CONFIG_LINK_CAP_L0S@GOTPAGEOFF]
Lloh77:
	ldr	w8, [x8]
	bic	w1, w0, w8
	ldr	x2, [x20]
	mov	x0, x19
	bl	_rockchip_pcie_write
LBB0_20:
Lloh78:
	adrp	x20, _PCIE_RC_CONFIG_DCSR@GOTPAGE
Lloh79:
	ldr	x20, [x20, _PCIE_RC_CONFIG_DCSR@GOTPAGEOFF]
	ldr	x1, [x20]
	mov	x0, x19
	bl	_rockchip_pcie_read
Lloh80:
	adrp	x8, _PCIE_RC_CONFIG_DCSR_MPS_MASK@GOTPAGE
Lloh81:
	ldr	x8, [x8, _PCIE_RC_CONFIG_DCSR_MPS_MASK@GOTPAGEOFF]
Lloh82:
	ldr	w8, [x8]
	bic	w8, w0, w8
Lloh83:
	adrp	x9, _PCIE_RC_CONFIG_DCSR_MPS_256@GOTPAGE
Lloh84:
	ldr	x9, [x9, _PCIE_RC_CONFIG_DCSR_MPS_256@GOTPAGEOFF]
Lloh85:
	ldr	w9, [x9]
	orr	w1, w8, w9
	ldr	x2, [x20]
	mov	x0, x19
	bl	_rockchip_pcie_write
	mov	w21, #0
	b	LBB0_1
	.loh AdrpLdrGot	Lloh0, Lloh1
	.loh AdrpLdrGot	Lloh30, Lloh31
	.loh AdrpLdrGotLdr	Lloh27, Lloh28, Lloh29
	.loh AdrpLdrGotLdr	Lloh24, Lloh25, Lloh26
	.loh AdrpLdrGotLdr	Lloh21, Lloh22, Lloh23
	.loh AdrpLdrGotLdr	Lloh18, Lloh19, Lloh20
	.loh AdrpLdrGotLdr	Lloh15, Lloh16, Lloh17
	.loh AdrpLdrGot	Lloh13, Lloh14
	.loh AdrpLdrGotLdr	Lloh10, Lloh11, Lloh12
	.loh AdrpLdrGotLdr	Lloh7, Lloh8, Lloh9
	.loh AdrpLdrGotLdr	Lloh4, Lloh5, Lloh6
	.loh AdrpLdrGot	Lloh2, Lloh3
	.loh AdrpAdd	Lloh32, Lloh33
	.loh AdrpLdrGot	Lloh34, Lloh35
	.loh AdrpLdrGotLdr	Lloh36, Lloh37, Lloh38
	.loh AdrpAdd	Lloh39, Lloh40
	.loh AdrpAdd	Lloh47, Lloh48
	.loh AdrpLdrGotLdr	Lloh44, Lloh45, Lloh46
	.loh AdrpLdrGotLdr	Lloh41, Lloh42, Lloh43
	.loh AdrpAdd	Lloh49, Lloh50
	.loh AdrpAdd	Lloh71, Lloh72
	.loh AdrpLdrGotLdr	Lloh68, Lloh69, Lloh70
	.loh AdrpLdrGot	Lloh66, Lloh67
	.loh AdrpLdrGotLdr	Lloh63, Lloh64, Lloh65
	.loh AdrpLdrGotLdr	Lloh59, Lloh60, Lloh62
	.loh AdrpLdrGotLdr	Lloh57, Lloh58, Lloh61
	.loh AdrpLdrGotLdr	Lloh54, Lloh55, Lloh56
	.loh AdrpLdrGotLdr	Lloh51, Lloh52, Lloh53
	.loh AdrpLdrGotLdr	Lloh75, Lloh76, Lloh77
	.loh AdrpLdrGot	Lloh73, Lloh74
	.loh AdrpLdrGotLdr	Lloh83, Lloh84, Lloh85
	.loh AdrpLdrGotLdr	Lloh80, Lloh81, Lloh82
	.loh AdrpLdrGot	Lloh78, Lloh79
	.cfi_endproc
                                        ; -- End function
	.comm	_MAX_LANE_NUM,4,2               ; @MAX_LANE_NUM
	.comm	_PCIE_CORE_CTRL_PLC1,8,3        ; @PCIE_CORE_CTRL_PLC1
	.comm	_PCIE_CORE_CTRL_PLC1_FTS_MASK,4,2 ; @PCIE_CORE_CTRL_PLC1_FTS_MASK
	.comm	_PCIE_CORE_CTRL_PLC1_FTS_CNT,4,2 ; @PCIE_CORE_CTRL_PLC1_FTS_CNT
	.comm	_PCIE_CORE_CTRL_PLC1_FTS_SHIFT,4,2 ; @PCIE_CORE_CTRL_PLC1_FTS_SHIFT
	.comm	_PCIE_RC_CONFIG_LCS,8,3         ; @PCIE_RC_CONFIG_LCS
	.comm	_PCI_EXP_LNKSTA_SLC,4,2         ; @PCI_EXP_LNKSTA_SLC
	.comm	_PCI_EXP_LNKCTL_RCB,4,2         ; @PCI_EXP_LNKCTL_RCB
	.comm	_PCIE_CLIENT_LINK_TRAIN_ENABLE,4,2 ; @PCIE_CLIENT_LINK_TRAIN_ENABLE
	.comm	_PCIE_CLIENT_CONFIG,8,3         ; @PCIE_CLIENT_CONFIG
	.comm	_PCIE_CLIENT_BASIC_STATUS1,8,3  ; @PCIE_CLIENT_BASIC_STATUS1
	.comm	_USEC_PER_MSEC,4,2              ; @USEC_PER_MSEC
	.section	__TEXT,__cstring,cstring_literals
l_.str:                                 ; @.str
	.asciz	"PCIe link training gen1 timeout!\n"

	.comm	_PCI_EXP_LNKCTL_RL,4,2          ; @PCI_EXP_LNKCTL_RL
	.comm	_PCIE_CORE_CTRL,8,3             ; @PCIE_CORE_CTRL
l_.str.1:                               ; @.str.1
	.asciz	"PCIe link training gen2 timeout, fall back to gen1!\n"

	.comm	_PCIE_CORE_PL_CONF_LANE_MASK,4,2 ; @PCIE_CORE_PL_CONF_LANE_MASK
	.comm	_PCIE_CORE_PL_CONF_LANE_SHIFT,4,2 ; @PCIE_CORE_PL_CONF_LANE_SHIFT
l_.str.2:                               ; @.str.2
	.asciz	"current link width is x%d\n"

l_.str.3:                               ; @.str.3
	.asciz	"idling lane %d\n"

	.comm	_ROCKCHIP_VENDOR_ID,4,2         ; @ROCKCHIP_VENDOR_ID
	.comm	_PCIE_CORE_CONFIG_VENDOR,8,3    ; @PCIE_CORE_CONFIG_VENDOR
	.comm	_PCI_CLASS_BRIDGE_PCI,4,2       ; @PCI_CLASS_BRIDGE_PCI
	.comm	_PCIE_RC_CONFIG_SCC_SHIFT,4,2   ; @PCIE_RC_CONFIG_SCC_SHIFT
	.comm	_PCIE_RC_CONFIG_RID_CCR,8,3     ; @PCIE_RC_CONFIG_RID_CCR
	.comm	_PCIE_RC_CONFIG_THP_CAP,8,3     ; @PCIE_RC_CONFIG_THP_CAP
	.comm	_PCIE_RC_CONFIG_THP_CAP_NEXT_MASK,4,2 ; @PCIE_RC_CONFIG_THP_CAP_NEXT_MASK
l_.str.4:                               ; @.str.4
	.asciz	"aspm-no-l0s"

	.comm	_PCIE_RC_CONFIG_LINK_CAP,8,3    ; @PCIE_RC_CONFIG_LINK_CAP
	.comm	_PCIE_RC_CONFIG_LINK_CAP_L0S,4,2 ; @PCIE_RC_CONFIG_LINK_CAP_L0S
	.comm	_PCIE_RC_CONFIG_DCSR,8,3        ; @PCIE_RC_CONFIG_DCSR
	.comm	_PCIE_RC_CONFIG_DCSR_MPS_MASK,4,2 ; @PCIE_RC_CONFIG_DCSR_MPS_MASK
	.comm	_PCIE_RC_CONFIG_DCSR_MPS_256,4,2 ; @PCIE_RC_CONFIG_DCSR_MPS_256
	.no_dead_strip	_rockchip_pcie_host_init_port
.subsections_via_symbols
