	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.p2align	4, 0x90                         ## -- Begin function exynos5440_pcie_phy_init
_exynos5440_pcie_phy_init:              ## @exynos5440_pcie_phy_init
	.cfi_startproc
## %bb.0:
	pushq	%rbp
	.cfi_def_cfa_offset 16
	.cfi_offset %rbp, -16
	movq	%rsp, %rbp
	.cfi_def_cfa_register %rbp
	pushq	%r14
	pushq	%rbx
	.cfi_offset %rbx, -32
	.cfi_offset %r14, -24
	callq	_phy_get_drvdata
	movq	%rax, %rbx
	movl	4(%rax), %edi
	movq	_PCIE_PHY_DCC_FEEDBACK@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$41, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_IMPEDANCE@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$213, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_PLL_DIV_0@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$20, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_PLL_DIV_1@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$18, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV0_DRV_LVL@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$127, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV0_EMP_LVL@GOTPCREL(%rip), %r14
	movl	(%r14), %edx
	xorl	%esi, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_PLL_BIAS@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$231, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV0_RXCDR@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$130, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV1_RXCDR@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$130, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV2_RXCDR@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$130, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV3_RXCDR@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$130, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movl	(%r14), %edx
	movl	$57, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV1_EMP_LVL@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$57, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV2_EMP_LVL@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$57, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV3_EMP_LVL@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$57, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV0_LVCC@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$32, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV1_LVCC@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$160, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV2_LVCC@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$160, %esi
	callq	_exynos_pcie_phy_writel
	movl	4(%rbx), %edi
	movq	_PCIE_PHY_TRSV3_LVCC@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movl	$160, %esi
	callq	_exynos_pcie_phy_writel
	movl	(%rbx), %edi
	movq	_PCIE_PHY_COMMON_RESET@GOTPCREL(%rip), %r14
	movl	(%r14), %edx
	movl	$1, %esi
	callq	_exynos_pcie_phy_writel
	movl	$500, %edi                      ## imm = 0x1F4
	callq	_udelay
	movl	(%rbx), %edi
	movl	(%r14), %edx
	xorl	%esi, %esi
	callq	_exynos_pcie_phy_writel
	xorl	%eax, %eax
	popq	%rbx
	popq	%r14
	popq	%rbp
	retq
	.cfi_endproc
                                        ## -- End function
	.comm	_PCIE_PHY_DCC_FEEDBACK,4,2      ## @PCIE_PHY_DCC_FEEDBACK
	.comm	_PCIE_PHY_IMPEDANCE,4,2         ## @PCIE_PHY_IMPEDANCE
	.comm	_PCIE_PHY_PLL_DIV_0,4,2         ## @PCIE_PHY_PLL_DIV_0
	.comm	_PCIE_PHY_PLL_DIV_1,4,2         ## @PCIE_PHY_PLL_DIV_1
	.comm	_PCIE_PHY_TRSV0_DRV_LVL,4,2     ## @PCIE_PHY_TRSV0_DRV_LVL
	.comm	_PCIE_PHY_TRSV0_EMP_LVL,4,2     ## @PCIE_PHY_TRSV0_EMP_LVL
	.comm	_PCIE_PHY_PLL_BIAS,4,2          ## @PCIE_PHY_PLL_BIAS
	.comm	_PCIE_PHY_TRSV0_RXCDR,4,2       ## @PCIE_PHY_TRSV0_RXCDR
	.comm	_PCIE_PHY_TRSV1_RXCDR,4,2       ## @PCIE_PHY_TRSV1_RXCDR
	.comm	_PCIE_PHY_TRSV2_RXCDR,4,2       ## @PCIE_PHY_TRSV2_RXCDR
	.comm	_PCIE_PHY_TRSV3_RXCDR,4,2       ## @PCIE_PHY_TRSV3_RXCDR
	.comm	_PCIE_PHY_TRSV1_EMP_LVL,4,2     ## @PCIE_PHY_TRSV1_EMP_LVL
	.comm	_PCIE_PHY_TRSV2_EMP_LVL,4,2     ## @PCIE_PHY_TRSV2_EMP_LVL
	.comm	_PCIE_PHY_TRSV3_EMP_LVL,4,2     ## @PCIE_PHY_TRSV3_EMP_LVL
	.comm	_PCIE_PHY_TRSV0_LVCC,4,2        ## @PCIE_PHY_TRSV0_LVCC
	.comm	_PCIE_PHY_TRSV1_LVCC,4,2        ## @PCIE_PHY_TRSV1_LVCC
	.comm	_PCIE_PHY_TRSV2_LVCC,4,2        ## @PCIE_PHY_TRSV2_LVCC
	.comm	_PCIE_PHY_TRSV3_LVCC,4,2        ## @PCIE_PHY_TRSV3_LVCC
	.comm	_PCIE_PHY_COMMON_RESET,4,2      ## @PCIE_PHY_COMMON_RESET
	.no_dead_strip	_exynos5440_pcie_phy_init
.subsections_via_symbols

	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.p2align	2                               ; -- Begin function exynos5440_pcie_phy_init
_exynos5440_pcie_phy_init:              ; @exynos5440_pcie_phy_init
	.cfi_startproc
; %bb.0:
	stp	x20, x19, [sp, #-32]!           ; 16-byte Folded Spill
	.cfi_def_cfa_offset 32
	stp	x29, x30, [sp, #16]             ; 16-byte Folded Spill
	add	x29, sp, #16
	.cfi_def_cfa w29, 16
	.cfi_offset w30, -8
	.cfi_offset w29, -16
	.cfi_offset w19, -24
	.cfi_offset w20, -32
	bl	_phy_get_drvdata
	mov	x19, x0
	ldr	w0, [x0, #4]
Lloh0:
	adrp	x8, _PCIE_PHY_DCC_FEEDBACK@GOTPAGE
Lloh1:
	ldr	x8, [x8, _PCIE_PHY_DCC_FEEDBACK@GOTPAGEOFF]
Lloh2:
	ldr	w2, [x8]
	mov	w1, #41
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh3:
	adrp	x8, _PCIE_PHY_IMPEDANCE@GOTPAGE
Lloh4:
	ldr	x8, [x8, _PCIE_PHY_IMPEDANCE@GOTPAGEOFF]
Lloh5:
	ldr	w2, [x8]
	mov	w1, #213
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh6:
	adrp	x8, _PCIE_PHY_PLL_DIV_0@GOTPAGE
Lloh7:
	ldr	x8, [x8, _PCIE_PHY_PLL_DIV_0@GOTPAGEOFF]
Lloh8:
	ldr	w2, [x8]
	mov	w1, #20
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh9:
	adrp	x8, _PCIE_PHY_PLL_DIV_1@GOTPAGE
Lloh10:
	ldr	x8, [x8, _PCIE_PHY_PLL_DIV_1@GOTPAGEOFF]
Lloh11:
	ldr	w2, [x8]
	mov	w1, #18
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh12:
	adrp	x8, _PCIE_PHY_TRSV0_DRV_LVL@GOTPAGE
Lloh13:
	ldr	x8, [x8, _PCIE_PHY_TRSV0_DRV_LVL@GOTPAGEOFF]
Lloh14:
	ldr	w2, [x8]
	mov	w1, #127
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh15:
	adrp	x20, _PCIE_PHY_TRSV0_EMP_LVL@GOTPAGE
Lloh16:
	ldr	x20, [x20, _PCIE_PHY_TRSV0_EMP_LVL@GOTPAGEOFF]
	ldr	w2, [x20]
	mov	w1, #0
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh17:
	adrp	x8, _PCIE_PHY_PLL_BIAS@GOTPAGE
Lloh18:
	ldr	x8, [x8, _PCIE_PHY_PLL_BIAS@GOTPAGEOFF]
Lloh19:
	ldr	w2, [x8]
	mov	w1, #231
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh20:
	adrp	x8, _PCIE_PHY_TRSV0_RXCDR@GOTPAGE
Lloh21:
	ldr	x8, [x8, _PCIE_PHY_TRSV0_RXCDR@GOTPAGEOFF]
Lloh22:
	ldr	w2, [x8]
	mov	w1, #130
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh23:
	adrp	x8, _PCIE_PHY_TRSV1_RXCDR@GOTPAGE
Lloh24:
	ldr	x8, [x8, _PCIE_PHY_TRSV1_RXCDR@GOTPAGEOFF]
Lloh25:
	ldr	w2, [x8]
	mov	w1, #130
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh26:
	adrp	x8, _PCIE_PHY_TRSV2_RXCDR@GOTPAGE
Lloh27:
	ldr	x8, [x8, _PCIE_PHY_TRSV2_RXCDR@GOTPAGEOFF]
Lloh28:
	ldr	w2, [x8]
	mov	w1, #130
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh29:
	adrp	x8, _PCIE_PHY_TRSV3_RXCDR@GOTPAGE
Lloh30:
	ldr	x8, [x8, _PCIE_PHY_TRSV3_RXCDR@GOTPAGEOFF]
Lloh31:
	ldr	w2, [x8]
	mov	w1, #130
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
	ldr	w2, [x20]
	mov	w1, #57
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh32:
	adrp	x8, _PCIE_PHY_TRSV1_EMP_LVL@GOTPAGE
Lloh33:
	ldr	x8, [x8, _PCIE_PHY_TRSV1_EMP_LVL@GOTPAGEOFF]
Lloh34:
	ldr	w2, [x8]
	mov	w1, #57
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh35:
	adrp	x8, _PCIE_PHY_TRSV2_EMP_LVL@GOTPAGE
Lloh36:
	ldr	x8, [x8, _PCIE_PHY_TRSV2_EMP_LVL@GOTPAGEOFF]
Lloh37:
	ldr	w2, [x8]
	mov	w1, #57
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh38:
	adrp	x8, _PCIE_PHY_TRSV3_EMP_LVL@GOTPAGE
Lloh39:
	ldr	x8, [x8, _PCIE_PHY_TRSV3_EMP_LVL@GOTPAGEOFF]
Lloh40:
	ldr	w2, [x8]
	mov	w1, #57
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh41:
	adrp	x8, _PCIE_PHY_TRSV0_LVCC@GOTPAGE
Lloh42:
	ldr	x8, [x8, _PCIE_PHY_TRSV0_LVCC@GOTPAGEOFF]
Lloh43:
	ldr	w2, [x8]
	mov	w1, #32
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh44:
	adrp	x8, _PCIE_PHY_TRSV1_LVCC@GOTPAGE
Lloh45:
	ldr	x8, [x8, _PCIE_PHY_TRSV1_LVCC@GOTPAGEOFF]
Lloh46:
	ldr	w2, [x8]
	mov	w1, #160
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh47:
	adrp	x8, _PCIE_PHY_TRSV2_LVCC@GOTPAGE
Lloh48:
	ldr	x8, [x8, _PCIE_PHY_TRSV2_LVCC@GOTPAGEOFF]
Lloh49:
	ldr	w2, [x8]
	mov	w1, #160
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19, #4]
Lloh50:
	adrp	x8, _PCIE_PHY_TRSV3_LVCC@GOTPAGE
Lloh51:
	ldr	x8, [x8, _PCIE_PHY_TRSV3_LVCC@GOTPAGEOFF]
Lloh52:
	ldr	w2, [x8]
	mov	w1, #160
	bl	_exynos_pcie_phy_writel
	ldr	w0, [x19]
Lloh53:
	adrp	x20, _PCIE_PHY_COMMON_RESET@GOTPAGE
Lloh54:
	ldr	x20, [x20, _PCIE_PHY_COMMON_RESET@GOTPAGEOFF]
	ldr	w2, [x20]
	mov	w1, #1
	bl	_exynos_pcie_phy_writel
	mov	w0, #500
	bl	_udelay
	ldr	w0, [x19]
	ldr	w2, [x20]
	mov	w1, #0
	bl	_exynos_pcie_phy_writel
	mov	w0, #0
	ldp	x29, x30, [sp, #16]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp], #32             ; 16-byte Folded Reload
	ret
	.loh AdrpLdrGot	Lloh53, Lloh54
	.loh AdrpLdrGotLdr	Lloh50, Lloh51, Lloh52
	.loh AdrpLdrGotLdr	Lloh47, Lloh48, Lloh49
	.loh AdrpLdrGotLdr	Lloh44, Lloh45, Lloh46
	.loh AdrpLdrGotLdr	Lloh41, Lloh42, Lloh43
	.loh AdrpLdrGotLdr	Lloh38, Lloh39, Lloh40
	.loh AdrpLdrGotLdr	Lloh35, Lloh36, Lloh37
	.loh AdrpLdrGotLdr	Lloh32, Lloh33, Lloh34
	.loh AdrpLdrGotLdr	Lloh29, Lloh30, Lloh31
	.loh AdrpLdrGotLdr	Lloh26, Lloh27, Lloh28
	.loh AdrpLdrGotLdr	Lloh23, Lloh24, Lloh25
	.loh AdrpLdrGotLdr	Lloh20, Lloh21, Lloh22
	.loh AdrpLdrGotLdr	Lloh17, Lloh18, Lloh19
	.loh AdrpLdrGot	Lloh15, Lloh16
	.loh AdrpLdrGotLdr	Lloh12, Lloh13, Lloh14
	.loh AdrpLdrGotLdr	Lloh9, Lloh10, Lloh11
	.loh AdrpLdrGotLdr	Lloh6, Lloh7, Lloh8
	.loh AdrpLdrGotLdr	Lloh3, Lloh4, Lloh5
	.loh AdrpLdrGotLdr	Lloh0, Lloh1, Lloh2
	.cfi_endproc
                                        ; -- End function
	.comm	_PCIE_PHY_DCC_FEEDBACK,4,2      ; @PCIE_PHY_DCC_FEEDBACK
	.comm	_PCIE_PHY_IMPEDANCE,4,2         ; @PCIE_PHY_IMPEDANCE
	.comm	_PCIE_PHY_PLL_DIV_0,4,2         ; @PCIE_PHY_PLL_DIV_0
	.comm	_PCIE_PHY_PLL_DIV_1,4,2         ; @PCIE_PHY_PLL_DIV_1
	.comm	_PCIE_PHY_TRSV0_DRV_LVL,4,2     ; @PCIE_PHY_TRSV0_DRV_LVL
	.comm	_PCIE_PHY_TRSV0_EMP_LVL,4,2     ; @PCIE_PHY_TRSV0_EMP_LVL
	.comm	_PCIE_PHY_PLL_BIAS,4,2          ; @PCIE_PHY_PLL_BIAS
	.comm	_PCIE_PHY_TRSV0_RXCDR,4,2       ; @PCIE_PHY_TRSV0_RXCDR
	.comm	_PCIE_PHY_TRSV1_RXCDR,4,2       ; @PCIE_PHY_TRSV1_RXCDR
	.comm	_PCIE_PHY_TRSV2_RXCDR,4,2       ; @PCIE_PHY_TRSV2_RXCDR
	.comm	_PCIE_PHY_TRSV3_RXCDR,4,2       ; @PCIE_PHY_TRSV3_RXCDR
	.comm	_PCIE_PHY_TRSV1_EMP_LVL,4,2     ; @PCIE_PHY_TRSV1_EMP_LVL
	.comm	_PCIE_PHY_TRSV2_EMP_LVL,4,2     ; @PCIE_PHY_TRSV2_EMP_LVL
	.comm	_PCIE_PHY_TRSV3_EMP_LVL,4,2     ; @PCIE_PHY_TRSV3_EMP_LVL
	.comm	_PCIE_PHY_TRSV0_LVCC,4,2        ; @PCIE_PHY_TRSV0_LVCC
	.comm	_PCIE_PHY_TRSV1_LVCC,4,2        ; @PCIE_PHY_TRSV1_LVCC
	.comm	_PCIE_PHY_TRSV2_LVCC,4,2        ; @PCIE_PHY_TRSV2_LVCC
	.comm	_PCIE_PHY_TRSV3_LVCC,4,2        ; @PCIE_PHY_TRSV3_LVCC
	.comm	_PCIE_PHY_COMMON_RESET,4,2      ; @PCIE_PHY_COMMON_RESET
	.no_dead_strip	_exynos5440_pcie_phy_init
.subsections_via_symbols
