	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.p2align	4, 0x90                         ## -- Begin function advk_pcie_setup_hw
_advk_pcie_setup_hw:                    ## @advk_pcie_setup_hw
	.cfi_startproc
## %bb.0:
	pushq	%rbp
	.cfi_def_cfa_offset 16
	.cfi_offset %rbp, -16
	movq	%rsp, %rbp
	.cfi_def_cfa_register %rbp
	pushq	%r15
	pushq	%r14
	pushq	%r13
	pushq	%r12
	pushq	%rbx
	pushq	%rax
	.cfi_offset %rbx, -56
	.cfi_offset %r12, -48
	.cfi_offset %r13, -40
	.cfi_offset %r14, -32
	.cfi_offset %r15, -24
	movq	%rdi, %rbx
	movq	_CTRL_CONFIG_REG@GOTPCREL(%rip), %r14
	movl	(%r14), %esi
	callq	_advk_readl
	movq	_CTRL_MODE_MASK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	movq	_CTRL_MODE_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	movl	%esi, %edx
	shll	%cl, %edx
	movq	_PCIE_CORE_MODE_DIRECT@GOTPCREL(%rip), %rdi
	andl	(%rdi), %esi
	shll	%cl, %esi
	notl	%edx
	andl	%eax, %edx
	orl	%edx, %esi
	movl	(%r14), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_CORE_CTRL0_REG@GOTPCREL(%rip), %r15
	movl	(%r15), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_IS_RC_MSK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	movq	_IS_RC_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	shll	%cl, %esi
	orl	%eax, %esi
	movl	(%r15), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX@GOTPCREL(%rip), %rax
	movq	_PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	orl	(%rax), %esi
	movq	_PCIE_CORE_ERR_CAPCTL_ECRC_CHCK@GOTPCREL(%rip), %rax
	orl	(%rax), %esi
	movq	_PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV@GOTPCREL(%rip), %rax
	orl	(%rax), %esi
	movq	_PCIE_CORE_ERR_CAPCTL_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT@GOTPCREL(%rip), %rax
	movb	(%rax), %cl
	movl	$7, %eax
	shll	%cl, %eax
	movq	_PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movq	_PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movq	_PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	movq	_PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT@GOTPCREL(%rip), %rcx
	movb	(%rcx), %cl
	shll	%cl, %esi
	orl	%eax, %esi
	movq	_PCIE_CORE_DEV_CTRL_STATS_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_CORE_CTRL2_RESERVED@GOTPCREL(%rip), %rax
	movq	_PCIE_CORE_CTRL2_TD_ENABLE@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	orl	(%rax), %esi
	movq	_PCIE_CORE_CTRL2_REG@GOTPCREL(%rip), %r14
	movl	(%r14), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movl	(%r15), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_PCIE_GEN_SEL_MSK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	notl	%esi
	andl	%eax, %esi
	movq	_SPEED_GEN_2@GOTPCREL(%rip), %rax
	orl	(%rax), %esi
	movl	(%r15), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movl	(%r15), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_LANE_CNT_MSK@GOTPCREL(%rip), %rcx
	movl	(%rcx), %esi
	notl	%esi
	andl	%eax, %esi
	movq	_LANE_COUNT_1@GOTPCREL(%rip), %rax
	orl	(%rax), %esi
	movl	(%r15), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movl	(%r15), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_LINK_TRAINING_EN@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movl	(%r15), %edx
	movq	%rbx, %rdi
	movl	%eax, %esi
	callq	_advk_writel
	movl	(%r14), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_PCIE_CORE_CTRL2_MSI_ENABLE@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movl	(%r14), %edx
	movq	%rbx, %rdi
	movl	%eax, %esi
	callq	_advk_writel
	movq	_PCIE_ISR0_ALL_MASK@GOTPCREL(%rip), %r12
	movl	(%r12), %esi
	movq	_PCIE_ISR0_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_ISR1_ALL_MASK@GOTPCREL(%rip), %r13
	movl	(%r13), %esi
	movq	_PCIE_ISR1_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_IRQ_ALL_MASK@GOTPCREL(%rip), %r15
	movl	(%r15), %esi
	movq	_HOST_CTRL_INT_STATUS_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_ISR0_MSI_INT_PENDING@GOTPCREL(%rip), %rax
	movl	(%rax), %esi
	notl	%esi
	andl	(%r12), %esi
	movq	_PCIE_ISR0_MASK_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movl	(%r13), %esi
	movq	_PCIE_ISR1_MASK_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_MSI_MASK_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	xorl	%esi, %esi
	callq	_advk_writel
	movq	_PCIE_IRQ_ENABLE_INTS_MASK@GOTPCREL(%rip), %rax
	movl	(%rax), %esi
	notl	%esi
	andl	(%r15), %esi
	movq	_HOST_CTRL_INT_MASK_REG@GOTPCREL(%rip), %rax
	movl	(%rax), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movl	(%r14), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_PCIE_CORE_CTRL2_OB_WIN_ENABLE@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movl	(%r14), %edx
	movq	%rbx, %rdi
	movl	%eax, %esi
	callq	_advk_writel
	movq	_PIO_CTRL@GOTPCREL(%rip), %r14
	movl	(%r14), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_PIO_CTRL_ADDR_WIN_DISABLE@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movl	(%r14), %edx
	movq	%rbx, %rdi
	movl	%eax, %esi
	callq	_advk_writel
	movq	_PCIE_CORE_LINK_CTRL_STAT_REG@GOTPCREL(%rip), %r14
	movl	(%r14), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_PCIE_CORE_LINK_TRAINING@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movl	(%r14), %edx
	movq	%rbx, %rdi
	movl	%eax, %esi
	callq	_advk_writel
	movq	%rbx, %rdi
	callq	_advk_pcie_wait_for_link
	movq	_PCIE_CORE_LINK_L0S_ENTRY@GOTPCREL(%rip), %rax
	movl	(%rax), %esi
	movq	_PCIE_CORE_LINK_WIDTH_SHIFT@GOTPCREL(%rip), %rax
	movb	(%rax), %al
	btsl	%eax, %esi
	movl	(%r14), %edx
	movq	%rbx, %rdi
	callq	_advk_writel
	movq	_PCIE_CORE_CMD_STATUS_REG@GOTPCREL(%rip), %r14
	movl	(%r14), %esi
	movq	%rbx, %rdi
	callq	_advk_readl
	movq	_PCIE_CORE_CMD_MEM_ACCESS_EN@GOTPCREL(%rip), %rcx
	movq	_PCIE_CORE_CMD_IO_ACCESS_EN@GOTPCREL(%rip), %rdx
	orl	(%rcx), %eax
	orl	(%rdx), %eax
	movq	_PCIE_CORE_CMD_MEM_IO_REQ_EN@GOTPCREL(%rip), %rcx
	orl	(%rcx), %eax
	movl	(%r14), %edx
	movq	%rbx, %rdi
	movl	%eax, %esi
	addq	$8, %rsp
	popq	%rbx
	popq	%r12
	popq	%r13
	popq	%r14
	popq	%r15
	popq	%rbp
	jmp	_advk_writel                    ## TAILCALL
	.cfi_endproc
                                        ## -- End function
	.comm	_CTRL_CONFIG_REG,4,2            ## @CTRL_CONFIG_REG
	.comm	_CTRL_MODE_MASK,4,2             ## @CTRL_MODE_MASK
	.comm	_CTRL_MODE_SHIFT,4,2            ## @CTRL_MODE_SHIFT
	.comm	_PCIE_CORE_MODE_DIRECT,4,2      ## @PCIE_CORE_MODE_DIRECT
	.comm	_PCIE_CORE_CTRL0_REG,4,2        ## @PCIE_CORE_CTRL0_REG
	.comm	_IS_RC_MSK,4,2                  ## @IS_RC_MSK
	.comm	_IS_RC_SHIFT,4,2                ## @IS_RC_SHIFT
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX,4,2 ## @PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN,4,2 ## @PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHCK,4,2 ## @PCIE_CORE_ERR_CAPCTL_ECRC_CHCK
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV,4,2 ## @PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV
	.comm	_PCIE_CORE_ERR_CAPCTL_REG,4,2   ## @PCIE_CORE_ERR_CAPCTL_REG
	.comm	_PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE,4,2 ## @PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE
	.comm	_PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT,4,2 ## @PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT
	.comm	_PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE,4,2 ## @PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE
	.comm	_PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ,4,2 ## @PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ
	.comm	_PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT,4,2 ## @PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT
	.comm	_PCIE_CORE_DEV_CTRL_STATS_REG,4,2 ## @PCIE_CORE_DEV_CTRL_STATS_REG
	.comm	_PCIE_CORE_CTRL2_RESERVED,4,2   ## @PCIE_CORE_CTRL2_RESERVED
	.comm	_PCIE_CORE_CTRL2_TD_ENABLE,4,2  ## @PCIE_CORE_CTRL2_TD_ENABLE
	.comm	_PCIE_CORE_CTRL2_REG,4,2        ## @PCIE_CORE_CTRL2_REG
	.comm	_PCIE_GEN_SEL_MSK,4,2           ## @PCIE_GEN_SEL_MSK
	.comm	_SPEED_GEN_2,4,2                ## @SPEED_GEN_2
	.comm	_LANE_CNT_MSK,4,2               ## @LANE_CNT_MSK
	.comm	_LANE_COUNT_1,4,2               ## @LANE_COUNT_1
	.comm	_LINK_TRAINING_EN,4,2           ## @LINK_TRAINING_EN
	.comm	_PCIE_CORE_CTRL2_MSI_ENABLE,4,2 ## @PCIE_CORE_CTRL2_MSI_ENABLE
	.comm	_PCIE_ISR0_ALL_MASK,4,2         ## @PCIE_ISR0_ALL_MASK
	.comm	_PCIE_ISR0_REG,4,2              ## @PCIE_ISR0_REG
	.comm	_PCIE_ISR1_ALL_MASK,4,2         ## @PCIE_ISR1_ALL_MASK
	.comm	_PCIE_ISR1_REG,4,2              ## @PCIE_ISR1_REG
	.comm	_PCIE_IRQ_ALL_MASK,4,2          ## @PCIE_IRQ_ALL_MASK
	.comm	_HOST_CTRL_INT_STATUS_REG,4,2   ## @HOST_CTRL_INT_STATUS_REG
	.comm	_PCIE_ISR0_MSI_INT_PENDING,4,2  ## @PCIE_ISR0_MSI_INT_PENDING
	.comm	_PCIE_ISR0_MASK_REG,4,2         ## @PCIE_ISR0_MASK_REG
	.comm	_PCIE_ISR1_MASK_REG,4,2         ## @PCIE_ISR1_MASK_REG
	.comm	_PCIE_MSI_MASK_REG,4,2          ## @PCIE_MSI_MASK_REG
	.comm	_PCIE_IRQ_ENABLE_INTS_MASK,4,2  ## @PCIE_IRQ_ENABLE_INTS_MASK
	.comm	_HOST_CTRL_INT_MASK_REG,4,2     ## @HOST_CTRL_INT_MASK_REG
	.comm	_PCIE_CORE_CTRL2_OB_WIN_ENABLE,4,2 ## @PCIE_CORE_CTRL2_OB_WIN_ENABLE
	.comm	_PIO_CTRL,4,2                   ## @PIO_CTRL
	.comm	_PIO_CTRL_ADDR_WIN_DISABLE,4,2  ## @PIO_CTRL_ADDR_WIN_DISABLE
	.comm	_PCIE_CORE_LINK_CTRL_STAT_REG,4,2 ## @PCIE_CORE_LINK_CTRL_STAT_REG
	.comm	_PCIE_CORE_LINK_TRAINING,4,2    ## @PCIE_CORE_LINK_TRAINING
	.comm	_PCIE_CORE_LINK_L0S_ENTRY,4,2   ## @PCIE_CORE_LINK_L0S_ENTRY
	.comm	_PCIE_CORE_LINK_WIDTH_SHIFT,4,2 ## @PCIE_CORE_LINK_WIDTH_SHIFT
	.comm	_PCIE_CORE_CMD_STATUS_REG,4,2   ## @PCIE_CORE_CMD_STATUS_REG
	.comm	_PCIE_CORE_CMD_MEM_ACCESS_EN,4,2 ## @PCIE_CORE_CMD_MEM_ACCESS_EN
	.comm	_PCIE_CORE_CMD_IO_ACCESS_EN,4,2 ## @PCIE_CORE_CMD_IO_ACCESS_EN
	.comm	_PCIE_CORE_CMD_MEM_IO_REQ_EN,4,2 ## @PCIE_CORE_CMD_MEM_IO_REQ_EN
	.no_dead_strip	_advk_pcie_setup_hw
.subsections_via_symbols

	.section	__TEXT,__text,regular,pure_instructions
	.build_version macos, 13, 0	sdk_version 13, 3
	.p2align	2                               ; -- Begin function advk_pcie_setup_hw
_advk_pcie_setup_hw:                    ; @advk_pcie_setup_hw
	.cfi_startproc
; %bb.0:
	stp	x24, x23, [sp, #-64]!           ; 16-byte Folded Spill
	.cfi_def_cfa_offset 64
	stp	x22, x21, [sp, #16]             ; 16-byte Folded Spill
	stp	x20, x19, [sp, #32]             ; 16-byte Folded Spill
	stp	x29, x30, [sp, #48]             ; 16-byte Folded Spill
	add	x29, sp, #48
	.cfi_def_cfa w29, 16
	.cfi_offset w30, -8
	.cfi_offset w29, -16
	.cfi_offset w19, -24
	.cfi_offset w20, -32
	.cfi_offset w21, -40
	.cfi_offset w22, -48
	.cfi_offset w23, -56
	.cfi_offset w24, -64
	mov	x19, x0
Lloh0:
	adrp	x20, _CTRL_CONFIG_REG@GOTPAGE
Lloh1:
	ldr	x20, [x20, _CTRL_CONFIG_REG@GOTPAGEOFF]
	ldr	w1, [x20]
	bl	_advk_readl
Lloh2:
	adrp	x8, _CTRL_MODE_MASK@GOTPAGE
Lloh3:
	ldr	x8, [x8, _CTRL_MODE_MASK@GOTPAGEOFF]
Lloh4:
	ldr	w8, [x8]
Lloh5:
	adrp	x9, _CTRL_MODE_SHIFT@GOTPAGE
Lloh6:
	ldr	x9, [x9, _CTRL_MODE_SHIFT@GOTPAGEOFF]
Lloh7:
	ldr	w9, [x9]
	lsl	w10, w8, w9
Lloh8:
	adrp	x11, _PCIE_CORE_MODE_DIRECT@GOTPAGE
Lloh9:
	ldr	x11, [x11, _PCIE_CORE_MODE_DIRECT@GOTPAGEOFF]
	bic	w10, w0, w10
Lloh10:
	ldr	w11, [x11]
	and	w8, w11, w8
	lsl	w8, w8, w9
	orr	w1, w8, w10
	ldr	w2, [x20]
	mov	x0, x19
	bl	_advk_writel
Lloh11:
	adrp	x21, _PCIE_CORE_CTRL0_REG@GOTPAGE
Lloh12:
	ldr	x21, [x21, _PCIE_CORE_CTRL0_REG@GOTPAGEOFF]
	ldr	w1, [x21]
	mov	x0, x19
	bl	_advk_readl
Lloh13:
	adrp	x8, _IS_RC_MSK@GOTPAGE
Lloh14:
	ldr	x8, [x8, _IS_RC_MSK@GOTPAGEOFF]
Lloh15:
	ldr	w8, [x8]
Lloh16:
	adrp	x9, _IS_RC_SHIFT@GOTPAGE
Lloh17:
	ldr	x9, [x9, _IS_RC_SHIFT@GOTPAGEOFF]
Lloh18:
	ldr	w9, [x9]
	lsl	w8, w8, w9
	orr	w1, w8, w0
	ldr	w2, [x21]
	mov	x0, x19
	bl	_advk_writel
Lloh19:
	adrp	x8, _PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX@GOTPAGE
Lloh20:
	ldr	x8, [x8, _PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX@GOTPAGEOFF]
Lloh21:
	ldr	w8, [x8]
Lloh22:
	adrp	x9, _PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN@GOTPAGE
Lloh23:
	ldr	x9, [x9, _PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN@GOTPAGEOFF]
Lloh24:
	ldr	w9, [x9]
	orr	w8, w9, w8
Lloh25:
	adrp	x9, _PCIE_CORE_ERR_CAPCTL_ECRC_CHCK@GOTPAGE
Lloh26:
	ldr	x9, [x9, _PCIE_CORE_ERR_CAPCTL_ECRC_CHCK@GOTPAGEOFF]
Lloh27:
	ldr	w9, [x9]
Lloh28:
	adrp	x10, _PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV@GOTPAGE
Lloh29:
	ldr	x10, [x10, _PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV@GOTPAGEOFF]
	orr	w8, w8, w9
Lloh30:
	ldr	w9, [x10]
	orr	w1, w8, w9
Lloh31:
	adrp	x8, _PCIE_CORE_ERR_CAPCTL_REG@GOTPAGE
Lloh32:
	ldr	x8, [x8, _PCIE_CORE_ERR_CAPCTL_REG@GOTPAGEOFF]
Lloh33:
	ldr	w2, [x8]
	mov	x0, x19
	bl	_advk_writel
Lloh34:
	adrp	x8, _PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE@GOTPAGE
Lloh35:
	ldr	x8, [x8, _PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE@GOTPAGEOFF]
Lloh36:
	ldr	w8, [x8]
Lloh37:
	adrp	x9, _PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT@GOTPAGE
Lloh38:
	ldr	x9, [x9, _PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT@GOTPAGEOFF]
Lloh39:
	ldr	w9, [x9]
	mov	w10, #7
	lsl	w9, w10, w9
	orr	w8, w9, w8
Lloh40:
	adrp	x9, _PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE@GOTPAGE
Lloh41:
	ldr	x9, [x9, _PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE@GOTPAGEOFF]
Lloh42:
	ldr	w9, [x9]
	orr	w8, w8, w9
Lloh43:
	adrp	x9, _PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ@GOTPAGE
Lloh44:
	ldr	x9, [x9, _PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ@GOTPAGEOFF]
Lloh45:
	ldr	w9, [x9]
Lloh46:
	adrp	x10, _PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT@GOTPAGE
Lloh47:
	ldr	x10, [x10, _PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT@GOTPAGEOFF]
Lloh48:
	ldr	w10, [x10]
	lsl	w9, w9, w10
	orr	w1, w8, w9
Lloh49:
	adrp	x8, _PCIE_CORE_DEV_CTRL_STATS_REG@GOTPAGE
Lloh50:
	ldr	x8, [x8, _PCIE_CORE_DEV_CTRL_STATS_REG@GOTPAGEOFF]
Lloh51:
	ldr	w2, [x8]
	mov	x0, x19
	bl	_advk_writel
Lloh52:
	adrp	x8, _PCIE_CORE_CTRL2_RESERVED@GOTPAGE
Lloh53:
	ldr	x8, [x8, _PCIE_CORE_CTRL2_RESERVED@GOTPAGEOFF]
Lloh54:
	adrp	x9, _PCIE_CORE_CTRL2_TD_ENABLE@GOTPAGE
Lloh55:
	ldr	x9, [x9, _PCIE_CORE_CTRL2_TD_ENABLE@GOTPAGEOFF]
Lloh56:
	ldr	w8, [x8]
Lloh57:
	ldr	w9, [x9]
	orr	w1, w9, w8
Lloh58:
	adrp	x20, _PCIE_CORE_CTRL2_REG@GOTPAGE
Lloh59:
	ldr	x20, [x20, _PCIE_CORE_CTRL2_REG@GOTPAGEOFF]
	ldr	w2, [x20]
	mov	x0, x19
	bl	_advk_writel
	ldr	w1, [x21]
	mov	x0, x19
	bl	_advk_readl
Lloh60:
	adrp	x8, _PCIE_GEN_SEL_MSK@GOTPAGE
Lloh61:
	ldr	x8, [x8, _PCIE_GEN_SEL_MSK@GOTPAGEOFF]
Lloh62:
	ldr	w8, [x8]
	bic	w8, w0, w8
Lloh63:
	adrp	x9, _SPEED_GEN_2@GOTPAGE
Lloh64:
	ldr	x9, [x9, _SPEED_GEN_2@GOTPAGEOFF]
Lloh65:
	ldr	w9, [x9]
	orr	w1, w8, w9
	ldr	w2, [x21]
	mov	x0, x19
	bl	_advk_writel
	ldr	w1, [x21]
	mov	x0, x19
	bl	_advk_readl
Lloh66:
	adrp	x8, _LANE_CNT_MSK@GOTPAGE
Lloh67:
	ldr	x8, [x8, _LANE_CNT_MSK@GOTPAGEOFF]
Lloh68:
	ldr	w8, [x8]
	bic	w8, w0, w8
Lloh69:
	adrp	x9, _LANE_COUNT_1@GOTPAGE
Lloh70:
	ldr	x9, [x9, _LANE_COUNT_1@GOTPAGEOFF]
Lloh71:
	ldr	w9, [x9]
	orr	w1, w8, w9
	ldr	w2, [x21]
	mov	x0, x19
	bl	_advk_writel
	ldr	w1, [x21]
	mov	x0, x19
	bl	_advk_readl
Lloh72:
	adrp	x8, _LINK_TRAINING_EN@GOTPAGE
Lloh73:
	ldr	x8, [x8, _LINK_TRAINING_EN@GOTPAGEOFF]
Lloh74:
	ldr	w8, [x8]
	orr	w1, w8, w0
	ldr	w2, [x21]
	mov	x0, x19
	bl	_advk_writel
	ldr	w1, [x20]
	mov	x0, x19
	bl	_advk_readl
Lloh75:
	adrp	x8, _PCIE_CORE_CTRL2_MSI_ENABLE@GOTPAGE
Lloh76:
	ldr	x8, [x8, _PCIE_CORE_CTRL2_MSI_ENABLE@GOTPAGEOFF]
Lloh77:
	ldr	w8, [x8]
	orr	w1, w8, w0
	ldr	w2, [x20]
	mov	x0, x19
	bl	_advk_writel
Lloh78:
	adrp	x21, _PCIE_ISR0_ALL_MASK@GOTPAGE
Lloh79:
	ldr	x21, [x21, _PCIE_ISR0_ALL_MASK@GOTPAGEOFF]
	ldr	w1, [x21]
Lloh80:
	adrp	x8, _PCIE_ISR0_REG@GOTPAGE
Lloh81:
	ldr	x8, [x8, _PCIE_ISR0_REG@GOTPAGEOFF]
Lloh82:
	ldr	w2, [x8]
	mov	x0, x19
	bl	_advk_writel
Lloh83:
	adrp	x22, _PCIE_ISR1_ALL_MASK@GOTPAGE
Lloh84:
	ldr	x22, [x22, _PCIE_ISR1_ALL_MASK@GOTPAGEOFF]
	ldr	w1, [x22]
Lloh85:
	adrp	x8, _PCIE_ISR1_REG@GOTPAGE
Lloh86:
	ldr	x8, [x8, _PCIE_ISR1_REG@GOTPAGEOFF]
Lloh87:
	ldr	w2, [x8]
	mov	x0, x19
	bl	_advk_writel
Lloh88:
	adrp	x23, _PCIE_IRQ_ALL_MASK@GOTPAGE
Lloh89:
	ldr	x23, [x23, _PCIE_IRQ_ALL_MASK@GOTPAGEOFF]
	ldr	w1, [x23]
Lloh90:
	adrp	x8, _HOST_CTRL_INT_STATUS_REG@GOTPAGE
Lloh91:
	ldr	x8, [x8, _HOST_CTRL_INT_STATUS_REG@GOTPAGEOFF]
Lloh92:
	ldr	w2, [x8]
	mov	x0, x19
	bl	_advk_writel
Lloh93:
	adrp	x8, _PCIE_ISR0_MSI_INT_PENDING@GOTPAGE
Lloh94:
	ldr	x8, [x8, _PCIE_ISR0_MSI_INT_PENDING@GOTPAGEOFF]
	ldr	w9, [x21]
Lloh95:
	ldr	w8, [x8]
	bic	w1, w9, w8
Lloh96:
	adrp	x8, _PCIE_ISR0_MASK_REG@GOTPAGE
Lloh97:
	ldr	x8, [x8, _PCIE_ISR0_MASK_REG@GOTPAGEOFF]
Lloh98:
	ldr	w2, [x8]
	mov	x0, x19
	bl	_advk_writel
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Lloh99:
	adrp	x8, _PCIE_ISR1_MASK_REG@GOTPAGE
Lloh100:
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Lloh101:
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	mov	x0, x19
	bl	_advk_writel
Lloh102:
	adrp	x8, _PCIE_MSI_MASK_REG@GOTPAGE
Lloh103:
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Lloh104:
	ldr	w2, [x8]
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	mov	w1, #0
	bl	_advk_writel
Lloh105:
	adrp	x8, _PCIE_IRQ_ENABLE_INTS_MASK@GOTPAGE
Lloh106:
	ldr	x8, [x8, _PCIE_IRQ_ENABLE_INTS_MASK@GOTPAGEOFF]
	ldr	w9, [x23]
Lloh107:
	ldr	w8, [x8]
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Lloh108:
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Lloh109:
	ldr	x8, [x8, _HOST_CTRL_INT_MASK_REG@GOTPAGEOFF]
Lloh110:
	ldr	w2, [x8]
	mov	x0, x19
	bl	_advk_writel
	ldr	w1, [x20]
	mov	x0, x19
	bl	_advk_readl
Lloh111:
	adrp	x8, _PCIE_CORE_CTRL2_OB_WIN_ENABLE@GOTPAGE
Lloh112:
	ldr	x8, [x8, _PCIE_CORE_CTRL2_OB_WIN_ENABLE@GOTPAGEOFF]
Lloh113:
	ldr	w8, [x8]
	orr	w1, w8, w0
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	bl	_advk_writel
Lloh114:
	adrp	x20, _PIO_CTRL@GOTPAGE
Lloh115:
	ldr	x20, [x20, _PIO_CTRL@GOTPAGEOFF]
	ldr	w1, [x20]
	mov	x0, x19
	bl	_advk_readl
Lloh116:
	adrp	x8, _PIO_CTRL_ADDR_WIN_DISABLE@GOTPAGE
Lloh117:
	ldr	x8, [x8, _PIO_CTRL_ADDR_WIN_DISABLE@GOTPAGEOFF]
Lloh118:
	ldr	w8, [x8]
	orr	w1, w8, w0
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	mov	x0, x19
	bl	_advk_writel
Lloh119:
	adrp	x20, _PCIE_CORE_LINK_CTRL_STAT_REG@GOTPAGE
Lloh120:
	ldr	x20, [x20, _PCIE_CORE_LINK_CTRL_STAT_REG@GOTPAGEOFF]
	ldr	w1, [x20]
	mov	x0, x19
	bl	_advk_readl
Lloh121:
	adrp	x8, _PCIE_CORE_LINK_TRAINING@GOTPAGE
Lloh122:
	ldr	x8, [x8, _PCIE_CORE_LINK_TRAINING@GOTPAGEOFF]
Lloh123:
	ldr	w8, [x8]
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	mov	x0, x19
	bl	_advk_writel
	mov	x0, x19
	bl	_advk_pcie_wait_for_link
Lloh124:
	adrp	x8, _PCIE_CORE_LINK_L0S_ENTRY@GOTPAGE
Lloh125:
	ldr	x8, [x8, _PCIE_CORE_LINK_L0S_ENTRY@GOTPAGEOFF]
Lloh126:
	adrp	x9, _PCIE_CORE_LINK_WIDTH_SHIFT@GOTPAGE
Lloh127:
	ldr	x9, [x9, _PCIE_CORE_LINK_WIDTH_SHIFT@GOTPAGEOFF]
Lloh128:
	ldr	w8, [x8]
Lloh129:
	ldr	w9, [x9]
	mov	w10, #1
	lsl	w9, w10, w9
	orr	w1, w9, w8
	ldr	w2, [x20]
	mov	x0, x19
	bl	_advk_writel
Lloh130:
	adrp	x20, _PCIE_CORE_CMD_STATUS_REG@GOTPAGE
Lloh131:
	ldr	x20, [x20, _PCIE_CORE_CMD_STATUS_REG@GOTPAGEOFF]
	ldr	w1, [x20]
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	bl	_advk_readl
Lloh132:
	adrp	x8, _PCIE_CORE_CMD_MEM_ACCESS_EN@GOTPAGE
Lloh133:
	ldr	x8, [x8, _PCIE_CORE_CMD_MEM_ACCESS_EN@GOTPAGEOFF]
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Lloh135:
	ldr	x9, [x9, _PCIE_CORE_CMD_IO_ACCESS_EN@GOTPAGEOFF]
Lloh136:
	ldr	w8, [x8]
Lloh137:
	ldr	w9, [x9]
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	adrp	x10, _PCIE_CORE_CMD_MEM_IO_REQ_EN@GOTPAGE
Lloh139:
	ldr	x10, [x10, _PCIE_CORE_CMD_MEM_IO_REQ_EN@GOTPAGEOFF]
Lloh140:
	ldr	w10, [x10]
	orr	w8, w8, w0
	orr	w8, w8, w9
	orr	w1, w8, w10
	ldr	w2, [x20]
	mov	x0, x19
	ldp	x29, x30, [sp, #48]             ; 16-byte Folded Reload
	ldp	x20, x19, [sp, #32]             ; 16-byte Folded Reload
	ldp	x22, x21, [sp, #16]             ; 16-byte Folded Reload
	ldp	x24, x23, [sp], #64             ; 16-byte Folded Reload
	b	_advk_writel
	.loh AdrpLdrGotLdr	Lloh138, Lloh139, Lloh140
	.loh AdrpLdrGotLdr	Lloh134, Lloh135, Lloh137
	.loh AdrpLdrGotLdr	Lloh132, Lloh133, Lloh136
	.loh AdrpLdrGot	Lloh130, Lloh131
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	.loh AdrpLdrGotLdr	Lloh124, Lloh125, Lloh128
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	.loh AdrpLdrGotLdr	Lloh66, Lloh67, Lloh68
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	.loh AdrpLdrGotLdr	Lloh8, Lloh9, Lloh10
	.loh AdrpLdrGotLdr	Lloh5, Lloh6, Lloh7
	.loh AdrpLdrGotLdr	Lloh2, Lloh3, Lloh4
	.loh AdrpLdrGot	Lloh0, Lloh1
	.cfi_endproc
                                        ; -- End function
	.comm	_CTRL_CONFIG_REG,4,2            ; @CTRL_CONFIG_REG
	.comm	_CTRL_MODE_MASK,4,2             ; @CTRL_MODE_MASK
	.comm	_CTRL_MODE_SHIFT,4,2            ; @CTRL_MODE_SHIFT
	.comm	_PCIE_CORE_MODE_DIRECT,4,2      ; @PCIE_CORE_MODE_DIRECT
	.comm	_PCIE_CORE_CTRL0_REG,4,2        ; @PCIE_CORE_CTRL0_REG
	.comm	_IS_RC_MSK,4,2                  ; @IS_RC_MSK
	.comm	_IS_RC_SHIFT,4,2                ; @IS_RC_SHIFT
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX,4,2 ; @PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN,4,2 ; @PCIE_CORE_ERR_CAPCTL_ECRC_CHK_TX_EN
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHCK,4,2 ; @PCIE_CORE_ERR_CAPCTL_ECRC_CHCK
	.comm	_PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV,4,2 ; @PCIE_CORE_ERR_CAPCTL_ECRC_CHCK_RCV
	.comm	_PCIE_CORE_ERR_CAPCTL_REG,4,2   ; @PCIE_CORE_ERR_CAPCTL_REG
	.comm	_PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE,4,2 ; @PCIE_CORE_DEV_CTRL_STATS_RELAX_ORDER_DISABLE
	.comm	_PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT,4,2 ; @PCIE_CORE_DEV_CTRL_STATS_MAX_PAYLOAD_SZ_SHIFT
	.comm	_PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE,4,2 ; @PCIE_CORE_DEV_CTRL_STATS_SNOOP_DISABLE
	.comm	_PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ,4,2 ; @PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SZ
	.comm	_PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT,4,2 ; @PCIE_CORE_DEV_CTRL_STATS_MAX_RD_REQ_SIZE_SHIFT
	.comm	_PCIE_CORE_DEV_CTRL_STATS_REG,4,2 ; @PCIE_CORE_DEV_CTRL_STATS_REG
	.comm	_PCIE_CORE_CTRL2_RESERVED,4,2   ; @PCIE_CORE_CTRL2_RESERVED
	.comm	_PCIE_CORE_CTRL2_TD_ENABLE,4,2  ; @PCIE_CORE_CTRL2_TD_ENABLE
	.comm	_PCIE_CORE_CTRL2_REG,4,2        ; @PCIE_CORE_CTRL2_REG
	.comm	_PCIE_GEN_SEL_MSK,4,2           ; @PCIE_GEN_SEL_MSK
	.comm	_SPEED_GEN_2,4,2                ; @SPEED_GEN_2
	.comm	_LANE_CNT_MSK,4,2               ; @LANE_CNT_MSK
	.comm	_LANE_COUNT_1,4,2               ; @LANE_COUNT_1
	.comm	_LINK_TRAINING_EN,4,2           ; @LINK_TRAINING_EN
	.comm	_PCIE_CORE_CTRL2_MSI_ENABLE,4,2 ; @PCIE_CORE_CTRL2_MSI_ENABLE
	.comm	_PCIE_ISR0_ALL_MASK,4,2         ; @PCIE_ISR0_ALL_MASK
	.comm	_PCIE_ISR0_REG,4,2              ; @PCIE_ISR0_REG
	.comm	_PCIE_ISR1_ALL_MASK,4,2         ; @PCIE_ISR1_ALL_MASK
	.comm	_PCIE_ISR1_REG,4,2              ; @PCIE_ISR1_REG
	.comm	_PCIE_IRQ_ALL_MASK,4,2          ; @PCIE_IRQ_ALL_MASK
	.comm	_HOST_CTRL_INT_STATUS_REG,4,2   ; @HOST_CTRL_INT_STATUS_REG
	.comm	_PCIE_ISR0_MSI_INT_PENDING,4,2  ; @PCIE_ISR0_MSI_INT_PENDING
	.comm	_PCIE_ISR0_MASK_REG,4,2         ; @PCIE_ISR0_MASK_REG
	.comm	_PCIE_ISR1_MASK_REG,4,2         ; @PCIE_ISR1_MASK_REG
	.comm	_PCIE_MSI_MASK_REG,4,2          ; @PCIE_MSI_MASK_REG
	.comm	_PCIE_IRQ_ENABLE_INTS_MASK,4,2  ; @PCIE_IRQ_ENABLE_INTS_MASK
	.comm	_HOST_CTRL_INT_MASK_REG,4,2     ; @HOST_CTRL_INT_MASK_REG
	.comm	_PCIE_CORE_CTRL2_OB_WIN_ENABLE,4,2 ; @PCIE_CORE_CTRL2_OB_WIN_ENABLE
	.comm	_PIO_CTRL,4,2                   ; @PIO_CTRL
	.comm	_PIO_CTRL_ADDR_WIN_DISABLE,4,2  ; @PIO_CTRL_ADDR_WIN_DISABLE
	.comm	_PCIE_CORE_LINK_CTRL_STAT_REG,4,2 ; @PCIE_CORE_LINK_CTRL_STAT_REG
	.comm	_PCIE_CORE_LINK_TRAINING,4,2    ; @PCIE_CORE_LINK_TRAINING
	.comm	_PCIE_CORE_LINK_L0S_ENTRY,4,2   ; @PCIE_CORE_LINK_L0S_ENTRY
	.comm	_PCIE_CORE_LINK_WIDTH_SHIFT,4,2 ; @PCIE_CORE_LINK_WIDTH_SHIFT
	.comm	_PCIE_CORE_CMD_STATUS_REG,4,2   ; @PCIE_CORE_CMD_STATUS_REG
	.comm	_PCIE_CORE_CMD_MEM_ACCESS_EN,4,2 ; @PCIE_CORE_CMD_MEM_ACCESS_EN
	.comm	_PCIE_CORE_CMD_IO_ACCESS_EN,4,2 ; @PCIE_CORE_CMD_IO_ACCESS_EN
	.comm	_PCIE_CORE_CMD_MEM_IO_REQ_EN,4,2 ; @PCIE_CORE_CMD_MEM_IO_REQ_EN
	.no_dead_strip	_advk_pcie_setup_hw
.subsections_via_symbols
