A switching control circuit and a self-excited DC-DC converter are provided to prevent the generation of overshoot by preventing the increase of switching loss and the damage of a component in installing an excess current protection mechanism. A switching control circuit(400) is installed in a self-excited DC-DC converter generating an output voltage with different level from an input voltage, by chopping a DC input voltage by on/off of a switching device and then smoothing the chopped voltage by a smoothing circuit. A switching control signal generation circuit detects the variation of ripple of the output voltage, and generates a switching control signal controlling on/off of the switching device. An excess current protection signal generation circuit detects an output current of the self-excited DC-DC converter, and generates an excess current protection signal to turn off the switching device when the output current is in an excess current state. A delay circuit(90) delays the excess current protection signal.
도 1은 본 발명의 제 1 실시형태에 의한 리플 컨버터(ripple converter)의 구성을 나타내는 도면이다. 1 is a view showing the configuration of a converter ripple (ripple converter) according to the first embodiment of the present invention.
도 2는 본 발명의 제 1 실시형태에 의한 과전류 보호 전후의 리플 컨버터의 출력 전압(Vout)의 개념적인 파형을 나타내는 도면이다. 2 is a diagram showing a conceptual waveform of the output voltage (Vout) of the over-current protection of the ripple before and after the converter according to the first embodiment of the present invention.
도 3은 본 발명의 제 2 실시형태에 의한 리플 컨버터의 구성을 나타내는 도면이다. 3 is a view showing a configuration of a ripple converter according to a second embodiment of the present invention.
도 4는 본 발명의 제 2 실시형태에 의한 출력 보정 회로를 전압 출력형의 오차 증폭기로 실현했을 경우의 구성을 나타내는 도면이다. 4 is a view showing a configuration in a case where the output correction circuit realized according to the second embodiment of the present invention to an error amplifier of a voltage output type.
도 5는 본 발명의 제 2 실시형태에 의한 과전류 보호 전후의 리플 컨버터 주요 신호의 개념적인 파형을 나타내는 도면이다. 5 is a diagram showing a conceptual waveform of the ripple current protection before and after the main signal converter according to a second embodiment of the present invention.
도 6은 종래의 외부 여기형 DC-DC 컨버터의 구성을 나타내는 도면이다. 6 is a view showing a configuration of a conventional external excitation type DC-DC converter.
도 7은 종래예 1의 리플 컨버터의 구성을 나타내는 도면이다. 7 is a view showing a configuration of a ripple converter of prior art 1.
도 8은 종래예 1의 강압비 1/2일 경우의 리플 컨버터 주요 신호의 파형을 나타내는 도면이다. 8 is a diagram showing the waveform of the ripple of the converter main signal when the step-down ratio 1/2 of the prior art 1.
도 9는 종래예 1의 1/2보다 작은 강압비일 경우의 리플 컨버터의 주요 신호 의 파형을 가리키는 도면이다. 9 is a diagram indicating the waveforms of the main signals of the ripple of the converter when the conventional small step-down extraordinary than a half of the first embodiment.
도 10은 종래예 2의 리플 컨버터의 구성을 나타내는 도면이다. 10 is a view showing a configuration of a ripple converter of the conventional example 2.
도 11은 종래의 과전류 보호 기능을 실현하는 메카니즘을 나타내는 도면이다. 11 is a view showing a mechanism for realizing the conventional overcurrent protection.
도 12는 종래예 1의 리플 컨버터에 과전류 보호 기능을 구비한 경우의 문제점을 설명하기 위한 도면이다. 12 is a view for explaining the problems of the case having over-current protection to the ripple converter of prior art 1.
도 13은 종래예 2의 리플 컨버터에 과전류 보호 기능을 구비한 경우의 문제점을 설명하기 위한 도면이다. 13 is a view for explaining the problems of the case having over-current protection to the ripple converter of the conventional example 2.
이 출원은, 2005년 6월 24일에 출원된 일본 특허 출원, 특허 출원 제 2005-185340 호에 의거하는 우선권을 주장하고 그 내용을 본원에 원용한다. This application, in June 2005, the Japanese Patent Application filed on May 24, patent applications claiming priority based on the distance and No. 2005-185340 the contents herein.
본 발명은 스위칭 제어 회로 및 자려형 DC-DC 컨버터에 관한 것이다. The present invention relates to a switching control circuit and the self-excited DC-DC converter.
DC-DC 컨버터는 전자 기기에 조립되는 국부적 스위칭 전원이며, 타려형과 외부 여기형으로 대별(大別)된다. DC-DC converter is the local switching power supply is incorporated in the electronic apparatus is classified (大 別) as taryeo type with external excitation type. DC-DC 컨버터는 직류 입력 전압(Vin)을 쵸핑시키는 1개 이상의 스위칭 소자를 갖고 있고, 이 스위칭 소자의 온오프를 제어함으로써, 입력 전압(Vin)을 쵸핑한다. The DC-DC converter, and has at least one switching element for chopping a direct current input voltage (Vin), by controlling the on-off of the switching element, and chopping the input voltage (Vin). 또한, 쵸핑된 후의 입력 전압(Vin)을 LC 평활 회로 등에서 평활화함으로써, 입력 전압(Vin)의 레벨과는 다른 일정한 목적 레벨의 출력 전압(Vout)을 얻는 스위칭 전원이다. In addition, the level and the switching power to obtain the output voltage (Vout) of the other fixed object, etc. by smoothing the level of the input voltage (Vin) after chopping LC smoothing circuit, the input voltage (Vin). 이러한 메카니즘에 의해 DC-DC 컨버터는 자신 과 접속된 부하측의 회로에 필요한 전원 전압을 공급할 수 있다. With such a mechanism, the DC-DC converter can supply a power supply voltage required for the circuit of the load side and their connection.
도 6은 종래의 외부 여기형 DC-DC 컨버터(300)의 구성을 나타내는 것이다. Figure 6 shows a configuration of a conventional external excitation type DC-DC converter 300.
외부 여기형 DC-DC 컨버터(300)에서는 입력 전압(Vin)의 전원 라인과 접지 라인 사이에 NMOS 트랜지스터(Q1,Q2)가 직렬 접속되어 설치되고, NMOS 트랜지스터(Q1,Q2)를 구동 회로(40)에 의해 상보적으로 온오프시킨다. The external excitation type DC-DC converter 300 is provided is an NMOS transistor (Q1, Q2) are connected in series between the power supply line of the input voltage (Vin) and ground lines, NMOS transistors (Q1, Q2) a drive circuit (40 ) thereby turned on and off complementarily by. 이 결과, NMOS 트랜지스터(Q1,Q2)의 접속점에는 H레벨 또는 L레벨을 나타내는 구형파 신호가 출현하고, 평활용 코일(L)과 용량 소자(C1)로 구성되는 LC 평활 회로에 공급된다. As a result, the connection point of the NMOS transistors (Q1, Q2), the appearance and a square wave signal representing the H-level or L level is supplied to the LC smoothing circuit composed of the smoothing coil (L) and capacitance element (C1). 그리고, 입력 전압(Vin)보다도 강압되고 또한 평활화된 출력 전압(Vout)이 생성된다. And, the step-down than the input voltage (Vin) is also a smoothed output voltage (Vout) is generated.
또한, 출력 전압(Vout)은 그 목적 레벨을 조정하기 위한 저항 소자(R1,R2)에 의해 분압[=R2/(R1+R2)]된 후에 오차 증폭기(100)로 귀환된다. Further, the output voltage (Vout) is fed back to the partial pressure [= R2 / (R1 + R2)] the error amplifier 100 by the resistive element after the (R1, R2) for adjusting the level of the object. 오차 증폭기(100)는 출력 전압(Vout)에 따라서 변화하는 분압 전압(Vf)과 그 참조 전압(Vref)의 오차를 적분 출력한다. The error amplifier 100 outputs an integral error of the divided voltage (Vf) and the reference voltage (Vref) that varies with the output voltage (Vout). PWM 비교기(120)는 삼각파 발진기(110)에 의해 발진 출력된 삼각파 전압과, 오차 증폭기(100)의 출력을 비교함으로써, 구동 회로(40)를 통하여 NMOS 트랜지스터(Q1,Q2)를 온오프(온오프)시키는 PWM(Pulse Width Modulation) 신호(P)를 생성한다. The PWM comparator 120 turns on the NMOS transistor (Q1, Q2) by comparing the output of the oscillation output of the triangular wave voltage, an error amplifier 100, through the driving circuit 40 by the triangular wave oscillator 110 is turned off (on and it generates an oFF) PWM (Pulse Width Modulation) signal (P) to. 또한, 이 경우 NMOS 트랜지스터(Q1)는 PWM 신호(P)가 H레벨 기간일 때 온하고[NMOS 트랜지스터(Q2)는 오프하고], PWM 신호(P)가 L레벨 기간일 때 오프한다[NMOS 트랜지스터(Q2)는 온한다]. Further, in this case NMOS transistor (Q1) is turned on when the H-level period of the PWM signal (P) and [NMOS transistor (Q2) is turned off], the PWM signal (P) is turned off when the L level period [NMOS transistor and (Q2) is turned on.
여기서, 외부 여기형 DC-DC 컨버터(300)에 있어서 출력 전압(Vout)이 외란 등으로 정상 상태보다도 더 높아지는 경우가 된다. Here, as such the output voltage (Vout) according to the external excitation type DC-DC converter 300, the disturbance is the case becomes higher than the normal state. 이 경우, 출력 전압(Vout)에 추종하여 분압 전압(Vf)도 더 높아지기 때문에, 오차 증폭기(100)에 의해 출력되는 오차 전압(Vref-Vf)은 서서히 저하한다. In this case, the follow-up to the divided voltage (Vf) even more to rise to the output voltage (Vout), the error voltage (Vf-Vref) output by the error amplifier 100 will be gradually reduced. 이 결과, PWM 비교기(120)에 의해 출력되는 PWM 신호(P)의 H레벨 펄스폭이 짧아진다. As a result, the H-level pulse width of the PWM signal (P) outputted by the PWM comparator 120 is shortened. 그리고, NMOS 트랜지스터(Q1)의 온기간이 짧아지므로, 출력 전압(Vout)이 레벨 저하하고, 출력 전압(Vout)을 정상 상태로 복귀시키는 방향으로 제어가 가해진다. And, NMOS transistor on-period of the (Q1) becomes shorter, the output voltage (Vout) and the level lowered, the control is exerted in the direction to return the output voltage (Vout) to a normal state. 한편, 출력 전압(Vout)이 참조 전압(Vref)보다도 저레벨로 된 경우에는 상술한 것과는 역의 동작이 되지만, 마찬가지로 출력 전압(Vout)을 정상 상태로 복귀시키는 방향으로 제어가 가해진다. On the other hand, when the output voltage (Vout) to a low level than the reference voltage (Vref) is applied is controlled in a direction to return the output voltage (Vout), like this, but the operation of the station from that described above to the normal state.
그러나, 타려형 DC-DC 컨버터(300)에 있어서 분압 전압(Vf)이 PWM 비교기(120)에 있어서 이용되는 전단계로서, 분압 전압(Vf)이 오차 증폭기(100)를 반드시 경유하는 구성이기 때문에, 고속화가 곤란한 것으로 알려져 있다. However, since a shear modulus divided voltage (Vf) in the taryeo DC-DC converter 300 is used in the PWM comparator 120, the divided voltage (Vf) is configured to be via an error amplifier 100, it is known that higher speed is difficult. 상술하면, 오차 증폭기(100)는 저항 소자(R1) 및 용량 소자(Cr)와 함께 적분 회로를 구성한다. If above, the error amplifier 100 constitute an integration circuit with a resistive element (R1) and a capacitor element (Cr). 이 때문에, 출력 전압(Vout)이 급격히 변화된 경우에, 오차 증폭기(100)는 그 급격한 변화에 대응한 출력 결과를 급속히 출력할 수 없다. Therefore, if the output voltage (Vout) is rapidly changed, the error amplifier 100 can not be rapidly output the output corresponding to the rapid change. 따라서, 오차 증폭기(100)는 출력 전압(Vout)의 급격한 변화에 대응한 제어를 행하는데도 시간이 걸렸다. Accordingly, the error amplifier 100 has took the time in performing a control response to a sudden change in the output voltage (Vout).
따라서, 빠른 제어 응답의 저해 요인이었던 오차 증폭기(100)를 제거함과 아울러 삼각파 발진기(110)도 제거한 자려형 DC-DC 컨버터가 제안되어 있다. Therefore, there is the removal of the inhibitory factor was an error amplifier 100 of the fast control response as well as the triangular wave oscillator 110 is also self-excited DC-DC converter is proposed removed. 이 자려형 DC-DC 컨버터는 출력 전압(Vout)의 변동(즉, 리플)이 그대로 스위칭 소자의 온오프 기간 변화로서 나타나기 때문에, 제어 응답성이 빨리, 부하 변동에 대한 고속 응답성이 요구되는 전원 용도에 적합하다. The self-excited DC-DC converter is a change in the output voltage (Vout) (i.e., ripple) because it appears as an on-off period changes of the same switching element, the control response is fast, the power required for a high-speed responsiveness to load variations it is suitable for the intended use. 또한, 이 종류의 자려형 DC-DC 컨버터는 일반적으로 『리플 컨버터』라 칭한다(예컨대, 이하에 나타낸 일본 특허 공개 2005-110369 호 공보 참조). In addition, this kind of self-excited DC-DC converter is generally referred to as a "ripple converter" (see Japanese Patent Laid-Open Publication No. 2005-110369 as shown below, for example,).
도 7은 종래의 리플 컨버터(310)(이하, 「종래예 1의 리플 컨버터(310)」라 칭함.)의 일반적인 구성을 나타내는 도면이다. 7 is a view showing a general configuration of a conventional ripple converter 310 (hereinafter referred to as "prior art 1 of the ripple converter 310" hereinafter.). 또한, 도 6에 나타낸 외부 여기형 DC-DC 컨버터(300)와 서로 다른 점은 오차 증폭기(100), 삼각파 발진기(110), PWM 비교기(120) 대신에, 리플 비교기(10) 및 지연 회로(30)가 설치되어진 점에 있다. Further, instead of that in FIG. 6 outside this DC-DC converter 300 and different is the error amplifier 100, a triangular wave oscillator (110), PWM comparator 120, a ripple comparator 10 and a delay circuit ( in the point 30) it has been installed. 또한, 도 6과 동일한 구성 요소는 동일 부호를 첨부하고 설명은 생략한다. In addition, the same components as Fig. 6 is attached the same symbols, and description thereof will be omitted.
리플 비교기(10)는 리플상의 출력 전압(Vout)이 분압된 분압 전압(Vf)이 인가되는 반전 입력 단자, 출력 전압(Vout)의 목적 레벨에 따라서 분압 전압(Vf)의 비교 대상으로 하는 참조 전압(Vref)이 인가되는 비반전 입력 단자 및 분압 전압(Vf)과 참조 전압(Vref)의 레벨 비교 결과에 의해 구동 회로(40)를 통하여 NMOS 트랜지스터(Q1,Q2)를 온오프시키는 스위칭 제어 신호(D)를 출력하는 출력 단자를 가진다, 이른바 차동 비교기로서 구성된다. Ripple comparator 10, refer to the comparison target of the thus divided voltage (Vf) to the object level of the inverting input terminal, an output voltage (Vout) applied to the divided voltage (Vf), the output voltage (Vout) is divided on the ripple voltage (Vref), a switching control signal for turning oFF the NMOS transistor (Q1, Q2) through a drive circuit 40 by the level of the comparison result of the non-inverting input terminal and a divided voltage (Vf) and the reference voltage (Vref) that is ( has an output terminal for outputting a D), is configured as a so-called differential comparator. 또한, 스위칭 제어 신호(D)를 지연 회로(30)에 의해 지연시킨 스위칭 제어 신호(D')는 H레벨 기간일 때에 NMOS 트랜지스터(Q1)가 온되고, L레벨 기간일 때 NMOS 트랜지스터(Q2)가 온된다. Further, the switching control signal (D ') delayed by the switching control signal (D) in the delay circuit 30 and the NMOS transistor (Q1) turned on when the H-level period, the NMOS transistor (Q2) when the L level period It is on.
지연 회로(30)는 리플 비교기(10)에 의해 출력된 스위칭 제어 신호(D)가 NMOS 트랜지스터(Q1,Q2)로 공급될 때까지의 사이에서 스위칭 제어 신호(D)를 소정의 지연 시간(Td)정도 지연시킨다. The delay circuit 30 is ripple comparator 10 to the switching control signal (D) and the NMOS transistors (Q1, Q2) a predetermined delay time, a switching control signal (D) between the until supplied to the (Td output by ) causes a delay of. 따라서, 지연 시간(Td)을 변화시키면 NMOS 트랜지스터(Q1,Q2)의 온오프 기간도 추종하여 변화하므로, 지연 회로(30)는 NMOS 트랜지스터(Q1,Q2)의 스위칭 주파수를 소망의 값으로 설정하기 위한 것으로 할 수 있다. Therefore, by changing the delay time (Td), so also follow the changes in on-off period of the NMOS transistor (Q1, Q2), the delay circuit 30 to set the switching frequency of the NMOS transistors (Q1, Q2) to a desired value It can be made for. 그러나, 지연 회로(30)의 지연 시간(Td) 이외에도 리플 비교기(10)나 구동 회로(40) 자체의 지연이나, NMOS 트랜지스터(Q1,Q2) 스위칭의 지연이 있다. However, in addition to the delay time (Td) of the delay circuit 30 has the delay of the ripple comparator 10 and the driving circuit 40 of the delay itself or, NMOS transistors (Q1, Q2) switching. 그러나, 이들의 지연은 지연 회로(30)의 지연 시간(Td)과 비교하여 극히 짧다고 하는 전제에 의거하여 이하의 설명에서는 무시한다. However, these delays are neglected in the following description based on the assumption that an extremely shorter as compared with the delay time (Td) of the delay circuit 30.
도 8은 강압비 "1/2"로 한 종래예 1의 리플 컨버터(310) 주요 신호의 파형도이다. 8 is a waveform diagram of a ripple converter 310, the main signal of the prior art 1 in a step-down ratio "1/2". 또한, 「강압비1/2」로는, 예컨대, 10V의 입력 전압(Vin)을 5V의 출력 전압(Vout)으로 강압시킬 경우이며, 이 경우, NMOS 트랜지스터(Q1,Q2)의 각 온 듀티(on duty)는 "1/2"이 된다. Further, roneun "step-down ratio 1/2", for example, a case to step-down the input voltage (Vin) of 10V to the output voltage (Vout) of 5V, this case, the on-duty of the NMOS transistors (Q1, Q2) (on duty) is a "1/2".
리플 비교기(10)는 분압 전압(Vf)이 참조 전압(Vref)을 초과하지 않을 경우에는 H레벨의 스위칭 제어 신호(D)를 출력하고, 분압 전압(Vf)이 참조 전압(Vref)을 초과할 경우에는 L레벨의 스위칭 제어 신호(D)를 출력한다[도 8(a),(b)참조]. Ripple comparator 10 is the divided voltage (Vf) in this case does not exceed the reference voltage (Vref) is to output the switching control signal (D) of the H level, and the divided voltage (Vf) exceeds the reference voltage (Vref) case, and outputs a switching control signal (D) of the L level Fig. 8 (a), (b) reference. 또한, 이 스위칭 제어 신호(D)는 지연 회로(30)를 통함으로써, 지연 시간(Td)정도 지연시킨 스위칭 제어 신호(D')가 된다[도 8(b),(c)참조]. In addition, the switching control signal (D) by a delay circuit through 30, is the delay time (Td) about delays the switching control signal (D ') in which Fig. 8 (b), reference (c)]. 그리고, 이 스위칭 제어 신호(D')가 NMOS 트랜지스터(Q1,Q2)에 공급된다. Then, the switching control signal (D ') is supplied to the NMOS transistors (Q1, Q2).
이 때문에, 분압 전압(Vf)이 참조 전압(Vref)을 상회한 시점에서는 NMOS 트랜지스터(Q1)가 오프[NMOS 트랜지스터(Q2)가 온]되지 않고, 분압 전압(Vf)이 참조 전압(Vref)를 초과한 시점으로부터 지연 시간(Td)을 경과한 시점으로 NMOS 트랜지스터(Q1)가 오프[NMOS 트랜지스터(Q2)가 온]된다. As a result, the divided voltage (Vf) to the reference voltage at the time a higher than (Vref) NMOS transistor (Q1) is turned off is not [NMOS transistor (Q2) is turned on], the divided voltage (Vf) is the reference voltage (Vref) with a lapse of the delay time (Td) from a point in time than the time NMOS transistor (Q1) is turned off is [NMOS transistor (Q2) is turned on. 마찬가지로, 분압 전압(Vf)이 참조 전압(Vref)보다도 화회한 시점으로부터 지연 시간(Td)을 경과한 시점으로 NMOS 트랜지스터(Q1)가 온[NMOS 트랜지스터(Q2)가 오프]된다[도 8(a),(d),(e) 참조]. Similarly, the divided voltage (Vf) is the reference voltage (Vref) of all screen by the time of expiration of the delay time (Td) from CHENG point NMOS transistor (Q1) is turned on - a NMOS transistor (Q2) OFF] to [Fig. 8 (a ), (d), (e) reference. 이 결과, 분압 전압(Vf)의 파형은 상승과 하강이 동일한 경사인 온 듀티가 "1/2"의 삼각파를 형성하고, 분압 전압(Vr)의 평균 레벨(직류 성분)과 참조 전압(Vref)이 일 치한다. The waveform of the result, the divided voltage (Vf) is the average level (DC component) of the rising and falling slope of the same on-duty form a triangular wave of "1/2", and the divided voltage (Vr) and a reference voltage (Vref) The value this.
여기서, 종래예 1의 리플 컨버터(310)에 있어서 출력 전압(Vout)이 외란 등으로 정상 상태보다도 더 높아지는 경우가 된다. Here, the case is further increased than the normal state, the output voltage (Vout) according to a disturbance such as ripple converter 310 of the prior art 1. 이 경우, 출력 전압(Vout)에 추종하여 분압 전압(Vf)도 더 높아지기 때문에, 리플 비교기(10)에 의해 출력되는 스위칭 제어 신호(D)의 H레벨의 펄스폭이 짧아진다. In this case, because the output voltage (Vout) to follow the divided voltage (Vf) becomes higher the more even, the H level of the pulse width of the switching control signal (D) output by the ripple comparator 10 becomes short. 이 결과, NMOS 트랜지스터(Q1)의 온 기간이 짧아지므로, 출력 전압(Vout)의 레벨이 강하되고, 출력 전압(Vout)을 정상 상태로 복귀시키는 방향으로 제어가 가해진다. As a result, NMOS the on-period of the transistor (Q1) becomes shorter and the level of the output voltage (Vout) and the descent, and the control is applied in a direction to return the output voltage (Vout) to a normal state. 한편, 출력 전압(Vout)이 기준 전압(Vf)보다도 저레벨로 된 경우에는, 전술한 것과는 역의 동작이 되지만, 마찬가지로 출력 전압(Vout)을 정상 상태로 복귀시키는 방향으로 제어가 가해진다. On the other hand, when the output voltage (Vout) to a low level than the reference voltage (Vf) is, but the operation of the station from that described above, as the control is exerted in the direction to return the output voltage (Vout) to a normal state.
또한, 종래예 1의 리플 컨버터(310)에서는 다음과 같은 부적합이 지적되어 있다. Further, in the ripple converter 310 of the prior art 1 is indicated, the following suitable, such as. 도 9는 강압비를 "1/2"보다도 작게 한 종래예 1의 리플 컨버터(310) 주요 신호의 파형도이다. 9 is a waveform chart of the conventional example 1, the ripple converter 310, the step-down ratio of less than "1/2" main signal. 도 9(a)에 나타낸 바와 같이, 강압비가 "1/2"과 다를 경우, 분압 전압(Vr)의 삼각파는 상승과 하강의 경사가 다르게 되어있다. As shown in Fig. 9 (a), if step-down ratio is different from the "1/2", the triangular wave of the divided voltage (Vr) is different from the slope of the rise and fall. 또한, 지연 회로(30)의 지연 시간(Td)은 고정이다. In addition, the delay time (Td) of the delay circuit 30 is fixed. 따라서, 리플 비교기(10)에 인가되는 참조 전압(Vref)과 분압 전압(Vf)의 평균 레벨의 사이에 어긋남이 발생한다. Thus, a deviation occurs between the reference average level of the ripple applied to the comparator 10 a voltage (Vref) with the divided voltage (Vf).
수치를 들어서 상세히 설명하면, 예컨대, 도 7에 나타낸 종래예 1의 리플 컨버터(310)에 있어서 입력 전압(Vin)의 가변 범위가 "7.5V~20V", 출력 전압(Vout)의 목적 레벨이 "5V", 저항 소자(R1)가 "4㏀", 저항 소자(R2)가 "l㏀", 참조 전압(Vref)이 "1V"일 경우로 한다. When lifting the figures described in detail, for example, the object level of the variable range "7.5V ~ 20V", the output voltage (Vout) of the input voltage (Vin) in the ripple converter 310 of the prior art 1 shown in Fig. 7 is " 5V is a case, "the resistance element (R1) is" 4㏀ ", the resistance element (R2) is" l㏀ ", the reference voltage (Vref) is" 1V "one.
우선, 입력 전압(Vin)이 "10V"일 때, 「강압비1/2」때문에 분압 전압(Vf)은 온 듀티 "1/2"의 파형을 나타내고[도 8(a) 참조], 분압 전압(Vf)의 평균 레벨은 참조 전압(Vref)의 "1V"와 일치한다. First, when the input voltage (Vin) is "10V", represents the waveform of the on-duty "1/2" [see FIG. 8 (a)] "1/2 step-down ratio", due to the divided voltage (Vf), the divided voltage the average level of (Vf) is consistent with the "1V" of the reference voltage (Vref). 따라서, 출력 전압(Vout)은 "5V"인 채로 변화하지 않는다. Therefore, the output voltage (Vout) is not changed while the "5V".
한편, 입력 전압(Vin)이 "15V"일 때, 강압비 "1/3"때문에 분압 전압(Vf)은 온 듀티가 좁게 되고[도 9(a) 참조], 분압 전압(Vf)의 평균 레벨은 참조 전압(Vref)의 "1V"보다도 약간 높게 된다. On the other hand, the input voltage divided voltage (Vf) Since (Vin) is "15V" one time, the step-down ratio "1/3" is the on-duty is narrowed Fig. 9 (a) reference], the average level of the divided voltage (Vf) is slightly higher than the "1V" of the reference voltage (Vref). 예컨대, 분압 전압(Vf)의 평균 레벨이 "1.02V"일 경우, 출력 전압(Vout)은 "5.1V(=1.02V×(4㏀+1㏀)÷1㏀)"으로 되고, 출력 전압(Vout)은 "2%" 변화한다. For example, when the average level of the divided voltage (Vf) yl "1.02V", the output voltage (Vout) is a "5.1V (= 1.02V × (4㏀ + 1㏀) ÷ 1㏀)", the output voltage ( Vout) is changed "2%".
또한, 입력 전압(Vin)이 "7.5V"일 때, 강압비 "2/3" 때문에 분압 전압(Vf)은 온 듀티가 넓게 되고[도 9(a)의 역의 상태], 분압 전압(Vf)의 평균 레벨은 참조 전압(Vref)의 "1V"보다도 약간 낮게 된다. Further, when the input voltage (Vin) is "7.5V", because the step-down ratio "2/3", the divided voltage (Vf) is the on-duty is widely Status of the station of Figure 9 (a)], the divided voltage (Vf ) is slightly lower than the average level of the "1V" of the reference voltage (Vref). 예컨대, 분압 전압(Vf)의 평균 레벨이 "0.98V"일 경우, 출력 전압(Vout)은 "4.9V(=0.98V×(4㏀+1㏀)÷1㏀)"으로 되고, 출력 전압(Vout)은 "2%" 변화한다. For example, when the average level of the divided voltage (Vf) yl "0.98V", the output voltage (Vout) is a "4.9V (= 0.98V × (4㏀ + 1㏀) ÷ 1㏀)", the output voltage ( Vout) is changed "2%".
이렇게, 종래예 1의 리플 컨버터(310)는 참조 전압(Vref)과 분압 전압(Vf)의 평균 레벨 사이의 어긋남이 발생하고, 이 어긋남에 의해 입력 전압(Vin)이 변화되었을 때에 본래 일정해야 할 출력 전압(Vout)이 변화되어 버린다고 하는 부적합이 있었다. In this way, ripple converter 310 of the prior art 1 is to the original schedule when generating the deviation between the mean level of the reference voltage (Vref) with the divided voltage (Vf), and the input voltage (Vin) is changed by the deviation the output voltage (Vout), which had suitable beorindago is changed. 따라서, 이 어긋남에 의한 부적합을 해소하기 위해 도 7에 나타낸 종래예 1의 리플 컨버터(310)에 대해서, 도 10에 나타낸 바와 같은 출력 보정 회로(60)가 도입된 그 외의 리플 컨버터(320)[이하, 「종래예 2의 리플 컨버터(320)」라 칭함.]가 제안되어 있다. Thus, the output correction circuit 60, the other ripple converter 320 is introduced as for ripple converter 310 of the prior art 1 shown in Fig. 7, to relieve the nonconformity caused by the deviation, shown in Fig. 10 [ hereinafter referred to as "ripple converter 320 of prior art 2"] have been proposed. 또한, 도 7과 동일한 구성 요소는 동일 부호를 첨부하고 설명 은 생략한다. In addition, the same components as Fig. 7 is attached by the same reference characters and description thereof will be omitted.
출력 보정 회로(60)는 예컨대, 분압 전압(Vf)이 인가되는 반전 입력 단자, 참조 전압(Vref)이 인가되는 비반전 입력 단자, 분압 전압(Vf)과 참조 전압(Vref)의 오차 적분 전압(VE)을 출력하는 출력 단자를 갖는 오차 증폭기(61), 및 오차 증폭기(61)의 출력 단자와 리플 비교기(10)의 비반전 입력 단자 사이의 신호 라인에 접속되는 용량 소자(C2)에 의해 구성된다. Error integrated voltage of the output correction circuit 60 is, for example, the divided voltage (Vf), the inverting input terminal, the reference voltage (Vref), the non-inverting input terminal, the divided voltage (Vf) and the reference voltage (Vref) that is applied to the ( composed of the capacitor element (C2) which is connected to the signal line between VE) to the non-inverting of having an output terminal for outputting the error amplifier 61, and error amplifier 61, the output terminals and the ripple comparator 10 from the input terminal do.
즉, 출력 보정 회로(60)는 분압 전압(Vf)의 평균 레벨을 참조 전압(Vref)에 일치시키기 위해 즉, 전술한 어긋남을 없게 하기 위해 참조 전압(Vref)을 기준으로 한 분압 전압(Vf)의 상대적인 오차를 증폭하여 전류 출력하고, 용량 소자(C2)에 충방전함으로써 오차 적분 전압(VE)을 생성한다. In other words, the output correction circuit 60 is a divided voltage (Vf) based on the reference voltage (Vref) in order to prevent the other words, the above-described displacement, to match the average level of the divided voltage (Vf) to the reference voltage (Vref) outputs the amplified the relative error current, and generates the error integral voltage (VE) by charging and discharging the capacitor element (C2). 그리고, 리플 비교기(10)는 출력 보정 회로(60)에 있어서 생성된 오차 적분 전압(VE)을 분압 전압(Vf)의 비교 대상으로 하는 비교 전압으로서 사용한다. Then, the ripple comparator 10 is used as a comparison voltage to the error integrated voltage (VE) generated in the output correction circuit 60 as the comparison target of the divided voltage (Vf). 이 결과, 오차 증폭기(61)에 인가되는 분압 전압(Vf) 및 참조 전압(Vref)이 이미지너리 쇼트(imaginary short)되고, 분압 전압(Vf)의 평균 레벨을 참조 전압(Vref)에 일치시키기 위해 보정이 행해진다. As a result, the divided voltage (Vf) and the reference voltage (Vref) is applied to the error amplifier 61. This image Nourishing short (imaginary short) is, the average level of the divided voltage (Vf) in order to match the reference voltage (Vref) this correction is carried out. 예컨대, 전술한 수치예의 경우 입력 전압(Vin)이 "15V"일 때 리플 비교기(10)의 비반전 입력 단자에 인가시키는 전압은 "0.98V(=1÷1.02V)"으로 하고, 입력 전압(Vin)이 "7.5V"일 때 리플 비교기(10)의 비반전 입력 단자에 인가시키는 전압은 "1.02V(=1÷0.98V)"로 한다. For example, in case the above-described numerical examples, when the input voltage (Vin) two days "15V" of the voltage applied to the non-inverting input terminal of the ripple comparator 10 is "0.98V (= 1 ÷ 1.02V)", and the input voltage ( Vin) of the voltage applied to the non-inverting input terminal of the ripple comparator 10 when the "7.5V" is set at "1.02V (= 1 ÷ 0.98V)". 이렇게, 종래예 2의 리플 컨버터(320)는 전술한 어긋남에 의한 부적합을 해소할 수 있다. In this way, ripple converter 320 of the prior art 2 may be solved by the suitable above-mentioned deviation.
그러나, 외부 여기형이나 자려형에 상관없이 DC-DC 컨버터에서는 출력 전 류(Iout)가 어떤 이유로 소정의 OCP(0ver Current Protection)레벨을 초과해버려, NMOS 트랜지스터(Q1,Q2) 등의 구성 부품이나 부하측의 회로를 파손할 우려가 있다. However, such external excitation type and the DC-DC converter, regardless of the self-excited type output current (Iout) is discarded by some reason, exceeds a predetermined (0ver Current Protection) OCP level, NMOS transistors (Q1, Q2) Component there is a risk of damage or the load side of the circuit. 이러한 사상(事象)을 회피하기 위해, DC-DC 컨버터에서는 통상 과전류 보호의 메카니즘이 설치된다(예컨대, 이하에 나타내는 일본 특허 공개 평 제 7-245874 호 공보 참조). In order to avoid these ideas (事 象), the DC-DC converter is provided with a mechanism of a typical over-current protection (for example, see Japanese Patent Publication No. No. No. 7-245874 described below).
도 11은 과전류 보호 기능을 갖는 DC-DC 컨버터의 구성을 설명하는 도면이다. Figure 11 is a diagram showing a configuration of the DC-DC converter having an overcurrent protection function.
과전류 상태 검출 회로(50)는 DC-DC 컨버터의 출력 전류(Iout)를 검출하고, 과전류 상태인지의 여부를 판정 기준으로 하는 소정의 문턱값과의 비교를 행하고, 그 비교 결과를 나타내는 상태 신호(S)를 생성한다. Over-current condition detecting circuit 50 detects the output current (Iout) of the DC-DC converter and performs a comparison with a predetermined threshold value whether or not the over-current condition as a determination reference, the state signal indicating the result of the comparison ( It generates the S).
과전류 보호 회로(51)는 과전류 상태 검출 회로(50)에 있어서 생성된 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우, 구동 회로(40)를 통하여 NMOS 트랜지스터(Q1)를 오프[NMOS 트랜지스터(Q2)를 온]시켜서 출력 전류(Iout) 및 출력 전압(Vout)의 레벨을 강하시키기 위한 과전류 보호 신호(P)를 생성한다. Over-current protection circuit 51 is turned off to a state signal (S) is to indicate an effect of over-current state, NMOS transistor (Q1) via a drive circuit 40 generated in the overcurrent state detection circuit (50) [NMOS transistor ( Q2) for on-] thereby generates the over-current protection signal (P) for lowering the level of the output current (Iout) and the output voltage (Vout). 그 후, 상태 신호(S)가 과전류 상태가 아닌 취지를 나타내게 되었을 때, 과전류 보호 회로(51)는 과전류 보호 동작을 해제하여[과전류 보호 신호(P)를 무효로 하여], 통상의 동작으로 스위칭한다. Then, when the status signal (S) is exhibits an effect than the over-current condition, over-current protection circuit 51 to turn off the overcurrent protection operation - by the over-current protection signal (P) to be invalid;, switching to the normal operation do.
우선, 종래예 1의 리플 컨버터(310)에 대해서 과전류 보호 메카니즘을 설치한 경우, 출력 전류(Iout)에 따라서 변화하는 전압, 즉 출력 전류 검출 전압(Vd)이 과전류 상태에 대응한 기준 전압(VOCP)을 상회하는 OCP 포인트에서, NMOS 트랜지스터(Q1)가 오프로 되어[NMOS 트랜지스터(Q2)가 온으로 되어], 출력 전류 검출 전압(Vd)의 레벨이 강하한다. First, when installing the over-current protection mechanism for the ripple converter 310 of the prior art 1, the voltage that varies with the output current (Iout), that is, the output current detection voltage (Vd) is a reference voltage (VOCP corresponding to the over-current condition in) above the OCP point, the NMOS transistor (Q1) is turned off - an NMOS transistor (Q2) is turned on] to drop the level of the output current detection voltage (Vd). 이 결과, 출력 전류 검출 전압(Vd)이 기준 전압(VOCP)을 하회하는 상태로 되고, 과전류 보호 회로(51)는 과전류 보호의 동작을 해제하고, 통상 동작으로 스위칭한다. As a result, the output current detection voltage (Vd) is in a state which is less than the reference voltage (VOCP), over-current protection circuit 51 to turn off the operation of the over-current protection, and switching to normal operation. 이 때, 출력 전압(Vout)의 레벨이 강하하고 있기 때문에, 종래예 1의 리플 컨버터(310)에서는 NMOS 트랜지스터(Q1)를 온시키는 [NMOS 트랜지스터(Q2)를 오프시키는]방향으로 제어가 가해진다. At this time, since the level of the output voltage (Vout) drops, and the ripple converter 310 of the prior art 1 is controlled for turning on the NMOS transistor (Q1) [turning off the NMOS transistor (Q2)] direction of the applied . 따라서, 다시 출력 전류 검출 전압(Vd)이 기준 전압(VOCP)을 상회하는 상태로 된다. Therefore, a state that back the output current detection voltage (Vd) exceeds the reference voltage (VOCP).
이렇게, 종래예 1의 리플 컨버터(310)에서는 도 12에 나타낸 바와 같이, 출력 전류 검출 전압(Vd)이 기준 전압(VOCP)을 상회하고, NMOS 트랜지스터(Q1)를 오프시키고, 출력 전류 검출 전압(Vd)이 기준 전압(VOCP)을 하회한다고 하는 일련의 동작을 고속으로 되풀이하게 된다. In this way, the ripple converter 310 of the prior art 1, as shown in Figure 12, and the output current detection voltage (Vd) exceeds the reference voltage (VOCP), and turns off the NMOS transistor (Q1), the output current detection voltage ( Vd) is repeated for a series of operations for that fall below the reference voltage (VOCP) at a high speed. 따라서, NMOS 트랜지스터(Q1,Q2)의 스위칭 주파수가 극히 높아져 스위칭 손실이 증대하고, 종래예 1의 리플 컨버터(310)의 구성 부품을 파손시킬 우려가 있었다. Therefore, the switching frequency of the NMOS transistors (Q1, Q2) is extremely increased increasing the switching loss, and there is a danger of damage to the components of the ripple converter 310 of the prior art 1.
이어서, 종래예 2의 리플 컨버터(320)에 대해서 과전류 보호 메카니즘을 설치한 경우, 도 12에 나타낸 바와 같이, 출력 전류(Iout)가 정상 상태에서 과전류 상태로 되었을 때[도 13 중의 시각(T1)], 출력 전압(Vout)은 과전류 보호 메카니즘에 의해 레벨이 강하한다[도 13(a),(b) 참조]. Then, in, Fig. 13, when the output current (Iout) has been in a steady state to the over-current condition as shown in the case of installing the over-current protection mechanism for the ripple converter 320 of the conventional example 2, 12 time (T1) ], the output voltage (Vout) is a level drop due to the over-current protection mechanism, Fig. 13 (a), (b) reference. 이 때, 출력 전압(Vout)의 레벨이 강하하고 있기 때문에 분압 전압(Vf)의 레벨도 강하하고, 이 결과, 오차 증폭기(61)에 있어서의 두 입력의 오차가 확대되기 때문에, 오차 적분 전압(VE)의 레벨은 상승한다[도 13(b),(c) 참조]. Since this time, the drop is also the level of the divided voltage (Vf) so that the level of the output voltage (Vout) drops and, as a result, expanding the error of the two inputs of the error amplifier 61, the error voltage integrated ( level of VE) is raised Fig. 13 (b), (see c)]. 즉, 리플 비교기(10)에 인가되는 참조 전압(Vref)의 레벨이 상승한다. That is, the level of the reference voltage (Vref) is applied to the ripple comparator 10 rises.
가해지는 상태에서, 출력 전류(Iout)가 과전류 상태에서 정상 상태로 복귀했을 때[도 12 중의 시각(T2)], 분압 전압(Vf)이 참조 전압(Vref)에 거의 같아질 때까지, 오차 적분 전압(VE)은 정상 상태보다도 고레벨 상태를 유지한다. In the applied condition, the output current until the (Iout) is equal substantially to the divided voltage (Vf) is the reference voltage (Vref) [time (T2) of Fig. 12 when it returns to the normal state from the overcurrent state, an error integration voltage (VE) maintains the high level state than the normal state. 또한, 출력 보정 회로(60)는 고주파 응답성을 떨어뜨리기 때문에, 분압 전압(Vf)이 참조 전압(Vref)과 거의 같아진 후에도, 오차 적분 전압(VE)의 레벨이 강하될 때까지 시간이 걸린다[도 13(b),(c) 참조]. In addition, the output correction circuit 60 takes time until it is due to drop the high frequency response, even after the divided voltage (Vf) is true almost equal to the reference voltage (Vref), the level of the error integrated voltage (VE) drop [Figure 13 (b), reference (c)]. 따라서, 과전류 보호 해제 후에 있어서 출력 전압(Vout)의 오버슈트가 발생한다고 하는 문제가 있었다. Therefore, after the over-current protection in turn there is a problem that the overshoot of the output voltage (Vout) generated.
본 발명은 상기한 문제에 감안하여 이루어진 것으로, 과전류 보호 메카니즘 설치시 스위칭 손실 증대와 부품 파손 우려를 제거하고 오버슈트의 발생을 방지하는 스위칭 제어 회로 및 자려형 DC-DC 컨버터를 제공하는 것을 목적으로 한다. The invention aims to remove been made in view of the above problem, over-current protection mechanism when installing the switching losses increase with parts broken concerns and provides a switching control circuit and the self-excited DC-DC converter to prevent the occurrence of overshoot do.
전술한 목적을 해결하기 위한 주된 본 발명은, 직류 입력 전압을 스위칭 소자의 온오프에 의해 쵸핑한 후, 평활 회로에 의해 상기 쵸핑된 전압을 평활화함으로써, 상기 입력 전압의 레벨과는 다른 목적 레벨의 출력 전압을 발생시키는 자려형 DC-DC 컨버터에 설치된 스위칭 제어 회로에 있어서, 상기 출력 전압의 리플의 변화를 검출하고, 상기 출력 전압을 상기 목적 레벨에 추종시키기 위해 상기 스위칭 소자의 온오프를 제어하는 스위칭 제어 신호를 생성하는 스위칭 제어 신호 생성 회로, 상기 자려형 DC-DC 컨버터의 출력 전류를 검출하고, 상기 출력 전류가 소정 전류 이상의 과전류 상태인 것을 검출한 경우, 상기 스위칭 제어 신호에 상관없이 상기 출력 전류를 상기 소정 전류 미만으로 하기 위해 상기 스위칭 소자를 오프하기 위한 과전류 보호 신호를 The main present for solving the above-mentioned purpose invention, the direct current after the input voltage chopped by the on-off of the switching element, by smoothing the voltage of the chopping by the smoothing circuit, different from the level of the input voltage object level in the switching control circuit in the self-excited DC-DC converter for generating an output voltage, which controls the on-off of the switching element for detecting the ripple changes in the output voltage, and to follow the output voltage on the object level generating a switching control signal for generating a switching control signal circuit, detecting an output current of the self-excited DC-DC converter and, when the said output current a predetermined detecting that current is more than an over-current condition, the output regardless of the switching control signal to the predetermined current to the current less than the over-current protection signal for turning off the switching element 생성하는 과전류 보호 신호 생성 회로, 및 상기 과전류 보호 신호를 지연시키는 지연 회로를 갖는 것으로 한다. Over-current protection signal generating circuit for generating, and to have a delay circuit delaying the over-current protection signal.
또한, 전술한 문제를 해결하기 위한 그 외의 주된 본 발명은, 직류 입력 전압을 스위칭 소자의 온오프에 의해 쵸핑한 후, 평활 회로에 의해 상기 쵸핑된 전압을 평활화함으로써, 상기 입력 전압의 레벨과는 다른 목적 레벨의 출력 전압을 발생시키는 자려형 DC-DC 컨버터에 설치된 스위칭 제어 회로에 있어서, 상기 출력 전압의 리플의 변화를 검출하고, 상기 출력 전압을 상기 목적 레벨에 추종시키기 위해 상기 출력 전압을 귀환시킨 귀환 전압과 그 비교 대상으로 하는 비교 전압의 비교에 의해 상기 스위칭 소자의 온오프를 제어하는 스위칭 제어 신호를 생성하는 스위칭 제어 신호 생성 회로, 상기 자려형 DC-DC 컨버터의 출력 전류를 검출하고, 상기 출력 전류가 소정 전류 이상의 과전류 상태인 것을 검출한 경우, 상기 스위칭 제어 신호에 상관없이 상기 In addition, the main present invention other than those for resolving the above problems is, after the DC input voltage by the on-off of the switching element chopping, by smoothing the voltage of the chopping by the smoothing circuit, and the level of the input voltage is in the switching control circuit in the self-excited DC-DC converter that generates an output voltage of another object level, to follow the output voltage is detected, and the change of the ripple of the output voltage to the object level, the feedback the output voltage by comparing the comparison voltage according to which the feedback voltage and the comparison target switching control signal generating circuit which generates a switching control signal for controlling the on-off of the switching element, and detects an output current of the self-excited DC-DC converter, when the said output current is detected that a predetermined electric current or more over-current condition, wherein, regardless of the switching control signal 력 전류를 상기 소정 전류 미만으로 하기 위해 상기 스위칭 소자를 오프하기 위한 과전류 보호 신호를 생성하는 과전류 보호 신호 생성 회로, 및 상기 귀환 전압의 평균 레벨을 상기 목적 레벨에 따라 참조 전압에 일치시키기 위해, 상기 참조 전압을 기준으로 한 상기 귀환 전압의 상대적인 오차에 따 라서 상기 비교 전압을 조정함과 아울러, 상기 과전류 보호 신호 생성 회로에 있어서 상기 출력 전류가 상기 과전류 상태인 것이 검출된 경우에는 상기 비교 전압의 레벨을 강하시키는 출력 보정 회로를 갖는 것으로 한다. To the the output currents given to the current less than matching the average level of the current protection signal generating circuit, and the feedback voltage to generate the over-current protection signal for turning off the switching element to the reference voltage in accordance with the above object level, the also because according to a relative error of the feedback voltage relative to the reference voltage adjusting said comparison voltage and, at the same time, when in the over-current protection signal generating circuit of the output current is to detect the overcurrent state, the level of the comparison voltage a shall having an output correction circuit for lowering.
본 발명의 다른 특징에 대해서는, 첨부 도면 및 본 명세서의 기재에 의해 명확해진다. For the various embodiments of the invention, it is apparent from the accompanying drawings and described in the specification.
본 발명 및 그 이점의 보다 완전한 이해를 위하여, 이하의 설명을 첨부의 도면과 함께 참조한다. For a more complete understanding of the invention and the advantages thereof, reference is made to the following description taken in conjunction with the accompanying drawings.
본 명세서 및 첨부 도면의 기재에 의해 적어도 이하의 사항이 명확해진다. This becomes clear at least the following two points by the specification and description of the accompanying drawings.
도 1은 본 발명의 제 1 실시형태에 의한 과전류 보호 메카니즘을 설치한 집적 회로인 스위칭 제어 회로(400)에 대하여, 외부 부착 부품을 접속하여 구성된 리플 컨버터(200)를 나타내는 도면이다. 1 is a diagram showing a ripple converter 200 is configured by connecting an external component with respect to the integrated circuit the switching control circuit 400 to install the over-current protection mechanism according to the first embodiment of the present invention.
또한 본 실시형태에 있어서, 스위칭 제어 회로(400)의 외부 부착 부품은 NMOS 트랜지스터(Q1,Q2)의 직렬 접속체인 스위칭 소자, 평활용 코일(L)과 용량 소자(C1)로 구성되는 LC 평활 회로, 저항 소자(R1,R2)의 직렬 접속체인 분압 회로 및 출력 전압(Vout)에 따른 출력 전류(Iout)를 검출하기 위한 저항 소자(Rd)이다. Also in this embodiment, the external part of the switching control circuit 400 includes a NMOS transistor LC smoothing consisting of series-connected chain switching element, a smoothing coil (L) and capacitance element (C1) of (Q1, Q2) circuit a resistance element (R1, R2) connected in series chain divider circuit and the output voltage resistive element (Rd) for detecting the output current (Iout) in accordance with the (Vout) of the. 또한, 일반적으로 집적화가 곤란한 평활 회로 이외의 외부 부착 부품은 스위칭 제어 회로(400)에 내장시키는 실시형태이어도 좋다. In addition, the external parts of the generally non-smoothing circuit are integrated is difficult to may be a built-in embodiment of the switching control circuit 400.
NMOS 트랜지스터(Q1,Q2)는 본원 청구항에 의한 『스위칭 소자』의 일실시형 태이다. NMOS transistors (Q1, Q2) is an exemplary Form of "switching elements" by the present claims. NMOS 트랜지스터(Q1,Q2)는 직류 입력 전압(Vin)의 전원 라인과 접지 라인 사이에 직렬 접속되어 설치된다. NMOS transistors (Q1, Q2) is provided connected in series between the power supply line of the direct-current input voltage (Vin) and ground line. NMOS 트랜지스터(Q1,Q2)를 구동 회로(40)에 의해 상보적으로 온오프시킴으로써, NMOS 트랜지스터(Q1,Q2)의 접속점에는 입력 전압(Vin)이 쵸핑된 구형파 신호가 출현된다. By NMOS transistors (Q1, Q2) of complementary turned on and off by a driving circuit 40, the connection point of the NMOS transistors (Q1, Q2), the appearance is a square-wave signal with an input voltage (Vin) is chopped. 또한, NMOS 트랜지스터(Q1,Q2)에 한정하지 않고, 마찬가지의 스위칭 동작이 가능한 그 밖의 소자를 채용해도 좋다. In addition, NMOS transistors is not limited to (Q1, Q2), it may be adopted for other elements capable of switching operations of the same.
평활용 코일(L)과 용량 소자(C1)로 구성되는 LC 평활 회로는 본원 청구항에 의한 『평활 회로』의 일실시형태이다. LC smoothing circuit composed of the smoothing coil (L) and capacitance element (C1) is one embodiment of a "smoothing circuit" by the present claims. LC 평활 회로는 전술한 바의 구형파 신호가 입력되어, 입력 전압(Vin)보다도 강압되고 또한 평활화된 출력 전압(Vout)이 생성된다. LC smoothing circuit is input to a square-wave signal of the foregoing, and the step-down than the input voltage (Vin) is also a smoothed output voltage (Vout) is generated.
저항 소자(R1,R2)의 직렬 접속체인 분압 회로는 저항 소자(R1,R2)의 저항치로 정해지는 분압비[=R2/(R1+R2)]에 의해, 출력 전압(Vout)을 분압 전압(Vf)[=R2/(R1+R2)×Vout]로 분압시킨다. Series-connected chain divider circuit is partial pressure ratio determined by the resistance of the resistor (R1, R2) [= R2 / (R1 + R2)] voltage to an output voltage (Vout) by the partial pressure of the resistance element (R1, R2) ( thereby divided into Vf) [= R2 / (R1 + R2) × Vout]. 즉, 저항 소자(R1,R2)의 저항치를 변화시킴으로써, 출력 전압(Vout)을 목적으로 하는 직류 전압 레벨(이하, 「목적 레벨」이라 칭함.)이 조정된다. That is, the resistance element by changing the resistance value of (R1, R2), the output voltage (hereinafter referred to as "object level") a direct current voltage levels for the purpose of (Vout) is adjusted.
리플 비교기(10)는 본원 청구항에 의한 『스위칭 신호 생성 회로』)의 일실시형태이다. It is an embodiment of the ripple comparator 10 is a "switching signal generating circuit") according to the present claims. 리플 비교기(10)는 LC 평활 회로에 의해 얻어지는 출력 전압(Vout)을 귀환시킨 전압이고, 출력 전압(Vout)의 리플의 변화를 반영한 분압 전압(Vf)(본원 청구항에 의한 『귀환 전압』)이 인가되는 반전 입력 단자, 출력 전압(Vout)의 목적 레벨에 따른 참조 전압(Vref)(본원 청구항에 의한 『참조 전압』 또는 『비교 전압』이 인가되는 비반전 입력 단자 및 출력 전압(Vout)의 리플을 목적 레벨에 추 종시키기 위해 분압 전압(Vf)과 참조 전압(Vref)의 레벨 비교 결과에 의해 구동 회로(40)을 통하여 NMOS 트랜지스터(Q1,Q2)의 온오프를 제어하기 위한 스위칭 제어 신호(D)를 출력하는 출력 단자를 갖는 이른바 차동 비교기이다. 또한, 분압 전압(Vf)이 참조 전압(Vref)보다 저레벨이고, 스위칭 제어 신호(D)가 H레벨(한쪽의 레벨)로 될 때, NMOS 트랜지스터(Q1)가 온된다[NMOS 트랜지스터( Ripple comparator 10 is the output voltage (Vout), which voltage, and output the divided voltage (Vf) that reflect the ripple changes in the voltage (Vout) returning the obtained by the LC smoothing circuit ( "feedback voltage" by the present claims) This applied to the inverting input terminal, the reference of the object level of the output voltage (Vout) voltage (Vref) (ripple of the "reference voltage" or non-inverting input terminal to which a "comparison voltage" is applied and the output voltage (Vout) by the present claims switching control signal for controlling on-off of the NMOS transistors (Q1, Q2) through a drive circuit 40 by the level comparison of the divided voltage (Vf) and the reference voltage (Vref) in order to weight species with the object level ( a so-called differential comparator having an output terminal for outputting a D). in addition, when a divided voltage (Vf) and a lower level than the reference voltage (Vref), the switching control signal (D) is at the H level (the level of one), NMOS It is a transistor (Q1) oN [NMOS transistor ( Q2)가 오프된다]. 반대로, 분압 전압(Vf)이 참조 전압(Vref)보다 고레벨이고, 스위칭 제어 신호(D)가 L레벨(다른쪽의 레벨)의 기간일 때, NMOS 트랜지스터(Q1)가 오프된다[NMOS 트랜지스터(Q2)가 온된다]. When the period of Q2) is off. On the other hand, the divided voltage (Vf) and the high-level than the reference voltage (Vref), the switching control signal (D) is at the L level (the level of the other), the NMOS transistor (Q1) is turned off [the NMOS transistor (Q2) is turned on.
과전류 상태 검출 회로(70) 및 과전류 보호 회로(80)는 본원 청구항에 의한 『과전류 보호 신호 생성 회로』의 일실시형태이다. Over-current condition detecting circuit 70 and overcurrent protection circuit 80 is an embodiment of the "over-current protection signal generating circuit" by the present claims.
과전류 상태 검출 회로(70)는 출력 전압(Vout)에 따른 출력 전류(Iout)를 검출하고, 그 검출된 출력 전류(Iout)가 과전류 상태인지의 여부를 나타내는 상태 신호(S)를 생성한다. Over-current condition detecting circuit 70 detects the output current (Iout) in accordance with the output voltage (Vout), and generates the detected output current (Iout) that indicates whether or not the over-current condition status signal (S). 과전류 상태 검출 회로(70)는 예컨대, NMOS 트랜지스터(Q1,Q2)의 접속점과 출력 전압(Vout)의 출력 단자의 사이에 설치된 저항 소자(Rd), 및 출력 전류(Iout)가 저항 소자(Rd)를 흐름으로써 저항 소자(Rd)에 있어서 출현하는 전위차가 OCP 증폭기(71)에서 증폭된 출력 전류 검출 전압(Vd)과 과전류 상태의 기준이 되는 전류에 따른 기준 전압(VOCP)의 비교를 행하고, 그 비교 결과를 상태 신호(S)로서 출력하는 OCP 비교기(72)에 의해 구성된다. Over-current condition detecting circuit 70 is, for example, NMOS transistors (Q1, Q2) resistive element (Rd), and an output current (Iout) is provided between the output terminal of the connection point and the output voltage (Vout) of the resistive element (Rd) as the flow and a potential difference which appears in the resistive element (Rd) performs a comparison of a reference voltage (VOCP) corresponding to a current serving as a reference of an output current detection voltage (Vd) and over-current state amplified by the OCP amplifier 71, and It is composed of the OCP comparator 72 for outputting a comparison result as a status signal (S).
또한, OCP 비교기(72)는 OCP 증폭기(71)에 의해 출력되는 검출 전압(Vd)이 인가되는 반전 입력 단자, 기준 전압(VOCP)이 인가되는 비반전 입력 단자 및 검출 전압과 상기 과전류 기준 전압의 비교 결과를 나타내는 상기 상태 신호(S)를 출력하는 출력 단자를 갖는 차동 비교기이다. In addition, OCP comparator 72 is of the non-inverting input terminal, and the detection voltage and the over-current reference voltage applied to the detection voltage (Vd) is the inverting input terminal, a reference voltage (VOCP) which is output by the OCP amplifier 71 comparing a differential comparator having an output terminal for outputting the status signal (S) representing the result. 이 구성의 경우, 상태 신호(S)는 검출 전압(Vd)이 기준 전압(VOCP) 미만이 될 경우에는 H레벨(한 쪽 레벨)이며, 검출 전압(Vd)이 기준 전압(VOCP) 이상이 될 경우에는 L레벨(다른 쪽 레벨)이다. For this configuration, the status signal (S) is detected voltage (Vd) in this case is less than the reference voltage (VOCP) has a H-level (one-level), detected voltage (Vd) is to be the reference voltage (VOCP) above case, the L level (the other level). 따라서, 상태 신호(S)가 H레벨일 경우 과전류 상태가 아닌 취지가 검출되게 되고, L레벨일 경우 과전류 상태인 취지가 검출되게 된다. Thus, if the status signal (S) is at the H level and so the effect is not the over-current condition is detected, when the L-level is to be the effect of an over-current condition is detected.
과전류 보호 회로(80)는 과전류 상태 검출 회로(70)에 있어서 생성된 상태 신호(S)가 과전류 상태인 취지(L레벨)를 나타낼 경우, 구동 회로(40)를 통하여 NMOS 트랜지스터(Q1)를 오프시켜서[NMOS 트랜지스터(Q2)를 온시켜서], 출력 전류(Iout) 및 출력 전압(Vout)의 레벨을 강하시키기 위한 과전류 보호 신호(P)를 생성한다. Over-current protection circuit 80 is turned off to a state signal (S) is an over-current condition in effect (L level) NMOS transistor (Q1), through the driving circuit 40 to indicate an generated in the over-current condition detecting circuit 70 by - by turning on the NMOS transistor (Q2)], to generate the over-current protection signal (P) for lowering the level of the output current (Iout) and the output voltage (Vout). 그 후, 상태 신호(S)가 과전류 상태가 아닌 취지(H레벨)를 나타내게 되었을 때, 과전류 보호 회로(51)는 과전류 보호 동작을 해제하여[과전류 보호 신호(P)를 무효로 하여], 리플 비교기(10)에 있어서 생성된 스위칭 제어 신호(D)에 의한 통상의 동작으로 스위칭한다. Then, the state signal when the (S) has been exhibit the effect (H level) than the over-current condition, over-current protection circuit 51 to turn off the overcurrent protection operation - by the over-current protection signal (P) to be invalid; ripple switches to the normal operation by the switching control signal (D) generated in the comparator 10.
즉, 과전류 보호 회로(80)는 과전류 상태 검출 회로(70)에 의해 출력된 상태 신호(S) 및 리플 비교기(10)에 의해 출력된 스위칭 제어 신호(D)가 입력된다. That is, the over-current protection circuit 80 has a switching control signal (D) outputted by the status signal (S) and the ripple comparator 10 output by the over-current condition detecting circuit 70 is input. 그리고, 과전류 보호 회로(80)는 상태 신호(S)가 과전류 상태가 아닌 취지를 나타낼 경우(H레벨)에는 스위칭 제어 신호(D)를 출력하고, 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우(L레벨)에는 과전류 보호 신호(P)를 출력한다. Then, the over-current protection circuit 80 includes a status signal (S) is to indicate an effect than the over-current state (H level) is output to the switching control signal (D), and a status signal (S) indicates the effect of over-current conditions If (L level), it outputs the over-current protection signal (P).
또한, 과전류 보호 회로(80)는 전술한 리플 비교기(10) 및 과전류 상태 검출 회로(70)의 구성을 전제로 한 경우, 단순한 AND 소자(81)에 의해 구성가능하다. Further, overcurrent protection circuit 80 includes a case where the configuration of the above-described ripple comparator 10 and the over-current condition detecting circuit 70 on the assumption, it can be configured by a simple AND element 81.
즉, 출력 전류(Iout)가 과전류 상태가 아닐 경우, OCP 비교기(72)의 반전 입력 단자에 인가되는 검출 전압(Vd)은 그 비반전 입력 단자에 인가되는 기준 전압(VOCP)보다도 낮아진다. That is, becomes lower than when the output current (Iout) is not the over-current state, the detection voltage (Vd) is a reference voltage (VOCP) applied to the non-inverting input terminal is applied to the inverting input terminal of the OCP comparator 72. 이 때, OCP 비교기(72)는 과전류 상태가 아닌 취지를 나타내는 H레벨의 상태 신호(S)를 생성한다. At this time, OCP comparator 72 generates a status signal (S) of the H level indicating a non-overcurrent condition. 따라서, 정상 상태일 경우 상태 신호(S)는 항상 H레벨이기 때문에, AND 소자(81)의 출력은 리플 비교기(10)에 의해 출력되는 스위칭 제어 신호(D)로 된다. Therefore, since the status signal (S) will be always the H level when the normal state, the output of the AND element 81 is a switching control signal (D) output by the ripple comparator 10.
한편, 출력 전류(Iout)가 과전류 상태일 경우, 과전류 보호 회로(80)에 있어서 생성되는 과전류 보호 신호(P)에 의해 출력 전압(Vout)을 규정 전압 이하로 하는 과전류 보호가 가해진 상태가 된다. On the other hand, when the output current (Iout) over current state, to the state overcurrent protection is applied to the output voltage (Vout) to be below a prescribed voltage by the over-current protection signal (P) is generated in the over-current protection circuit 80. 이 때, 리플 비교기(10)의 반전 입력 단자에 인가되는 분압 전압(Vf)은 그 비반전 입력 단자에 인가되는 참조 전압(Vref)보다도 낮아진다. At this time, the divided voltage (Vf) applied to the inverting input terminal of the ripple comparator 10 is lower than the reference voltage (Vref) is applied to the non-inverting input terminal. 따라서, 리플 비교기(10)는 과전류 상태일 경우, 항상 H레벨의 스위칭 제어 신호(D)를 출력하기 때문에, AND 소자(81)의 출력은 과전류 상태 검출 회로(70)에 의해 출력되는 상태 신호(S)이다. Thus, when the ripple comparator 10 is an over-current condition, always the output of the are outputted to the switching control signal (D) of the H level, AND element 81 is the state output by the over-current condition detecting circuit 70, the signal ( S a). 그리고, 과전류 상태일 경우 상태 신호(S)는 항상 L레벨이기 때문에, NMOS 트랜지스터(Q1)를 오프[NMOS 트랜지스터(Q2)를 온]시키기 위한 과전류 보호 신호(P)로서 이용할 수 있다. And, since the state signal (S) can be always L level when over-current conditions, it is possible to use NMOS transistor (Q1) as an off-current protection signal (P) for [NMOS transistors (Q2) turned on.
지연 회로(90)는 과전류 보호 회로(80)에 의해 출력된 스위칭 제어 신호(D) 또는 과전류 보호 신호(P)[L레벨의 상태 신호(S)]를 소정의 지연 시간(Td)정도 지연시킨다. Delay circuit 90 causes a delay of the switching control signal (D) or over-current protection signal (P) [status signal (S) at the L level; predetermined delay time (Td) for the output by the over-current protection circuit 80 . 지연 회로(90)에 있어서 지연시킨 지연 신호(D'또는P')는 구동 회로(40)를 통하여 NMOS 트랜지스터(Q1,Q2)에 공급된다. Delayed signal (D 'or P') delayed in the delay circuit 90 is supplied to the NMOS transistors (Q1, Q2) through a drive circuit 40. 상세히 설명하면, 지연 회로(90)는 과전류 상태가 아닐 경우에는, 스위칭 제어 신호(D)가 NMOS 트랜지스터(Q1,Q2)에 공급될 때까지의 사이에 스위칭 제어 신호(D)를 소정의 지연 시간(Td)정도 지연시킨다. More specifically, the delay circuit 90 if not an over current condition, the switching control signal (D) in between until the switching control signal (D) is supplied to the NMOS transistors (Q1, Q2) a predetermined delay time (Td) to delay or so. 여기서, 지연 시간(Td)을 변화시키면, NMOS 트랜지스터(Q1,Q2)의 온오프 기간도 추종하여 변화하기 때문에, 스위칭 제어 신호(D)를 소정의 지연 시간(Td)정도 지연시킨다는 것은, 즉, NMOS 트랜지스터(Q1,Q2)의 스위칭 주파수를 소망의 값으로 설정하는 것을 의미한다. Here, sikindaneun by changing the delay time (Td), NMOS transistors (Q1, Q2) turned on because the degree of change to follow the off period, the switching control signal (D) delayed by a predetermined delay time (Td), that is, It means for setting the switching frequency of the NMOS transistors (Q1, Q2) to a desired value. 또한, 본 발명에 의한 지연 회로(90)는 과전류 상태일 경우에, 후술한 바의 이유로 과전류 보호 신호(P)가 NMOS 트랜지스터(Q1,Q2)에 공급될 때까지의 사이에 그 과전류 보호 신호(P)를 지연 시간(Td)정도 지연시킨다. In addition, the over-current protection signal in between until the case of the delay circuit 90 according to the present invention an over-current condition, for reasons described below bar over-current protection signal (P) to be supplied to the NMOS transistors (Q1, Q2) ( P) the thus delayed by the delay time (Td).
우선, 과전류 보호의 제어가 가해지지 않을 경우의 리플 컨버터(200)의 동작에 대해서 설명한다. First, a description will be given of an operation of the ripple converter 200 when not being applied the control of the over-current protection.
분압 전압(Vf)이 참조 전압(Vref)을 상회한 시점에서는 NMOS 트랜지스터(Q1)가 오프 또한 NMOS 트랜지스터(Q2)가 온되지 않고, 분압 전압(Vf)이 참조 전압(Vref)을 초과한 시점으로부터 지연 시간(Td)을 경과한 시점으로 NMOS 트랜지스터(Q1)가 오프되고 또한 NMOS 트랜지스터(Q2)가 온된다. At the time when the divided voltage (Vf) is one higher than the reference voltage (Vref) NMOS transistor (Q1) is turned off also from the time of not the NMOS transistor (Q2) turned on, the divided voltage (Vf) exceeds the reference voltage (Vref) NMOS transistor (Q1) to the time of expiration of the delay time (Td) is oFF is also turned on and the NMOS transistor (Q2). 마찬가지로, 분압 전압(Vf)이 참조 전압(Vref)보다도 하회한 시점으로부터 지연 시간(Td)을 경과한 시점으로 NMOS 트랜지스터(Q1)가 온되고 또한 NMOS 트랜지스터(Q2)가 오프된다. Similarly, the NMOS transistor (Q1) is on and also the NMOS transistor (Q2) is turned off divided voltage (Vf) is the time of a lapse of the delay time (Td) from when below than the reference voltage (Vref).
여기서, 외란 등으로 출력 전압(Vout)이 정상 상태보다도 고레벨로 된 경우로 한다. Here, in the case of a high level than the output voltage (Vout) to a steady-state disturbance, etc. 이 경우, 출력 전압(Vout)에 추종하여 분압 전압(Vf)도 더 높아지기 때문에, 리플 비교기(10)에 의해 출력되는 스위칭 제어 신호(D)의 H레벨의 펄스폭이 짧 아진다. In this case, the follow-up to the divided voltage (Vf) is even more ah becomes high is short because, H level of the pulse width of the switching control signal (D) output by the ripple comparator 10 to the output voltage (Vout). 이 결과, NMOS 트랜지스터(Q1)의 온기간이 짧아지므로 출력 전압(Vout)의 레벨이 저하하고, 출력 전압(Vout)을 정상 상태에 복귀시키는 방향으로 제어가 가해진다. As a result, the on-period of the NMOS transistor (Q1) is shortened so lowering the level of the output voltage (Vout), and subjected to control in a direction to return the output voltage (Vout) in a normal state. 한편, 분압 전압(Vf)이 참조 전압(Vref)보다도 저레벨로 된 경우에는, 전술한 바와는 역의 동작이 되지만, 마찬가지로, 출력 전압(Vout)을 정상 상태로 복귀시키는 방향으로 제어가 가해진다. On the other hand, when the divided voltage (Vf) is a the low level than the reference voltage (Vref), the one described above is but the operation of the station, similarly, all the control is applied in a direction to return the output voltage (Vout) to a normal state.
이어서, 과전류 보호의 제어가 가해질 경우의 리플 컨버터(200)의 동작에 대해서 설명한다. Next, a description will be given of an operation of the ripple converter 200 when applied to control the over-current protection.
출력 전류 검출 전압(Vd)이 과전류 상태의 판정 기준으로 되는 기준 전압(VOCP)을 상회하는 OCP 포인트에서는 NMOS 트랜지스터(Q1)를 오프[NMOS 트랜지스터(Q2)가 온]시키는 과전류 보호가 가해지지 않는다. Output current detection voltage (Vd) does not have over-current protection is applied to the OCP point above the reference voltage (VOCP) is a determination reference of the over-current condition off the NMOS transistor (Q1) [NMOS transistor (Q2) is turned on. OCP 포인트로부터 지연 시간(Td) 경과한 시점으로 과전류 보호 신호(P)가 NMOS 트랜지스터(Q1,Q2)에 공급되어서, 과전류 보호의 제어가 점차 가해진다. Are supplied to the delay time (Td) passed over-current protection signal (P) and the NMOS transistors (Q1, Q2) in one time from the point OCP, is gradually applied to control the over-current protection. 이렇게, 과전류 보호 신호(P)를 지연 시간(Td)정도 지연시켜서 NMOS 트랜지스터(Q1,Q2)에 공급함으로써, NMOS 트랜지스터(Q1,Q2)의 스위칭 주파수가 낮게 억제된다. Thus, a delay of the over-current protection signal (P) a delay time (Td) by the supply by the NMOS transistors (Q1, Q2), the switching frequency of the NMOS transistors (Q1, Q2) is kept low. 따라서, 종래예 1과 같은 스위칭 손실이 증대하는 사상을 회피할 수 있다. Therefore, it is possible to avoid an event that the switching loss increases, such as the prior art 1.
또한, 과전류 상태 검출 회로(70)[이 경우, 과전류 보호 회로(80)를 겸함.]에 의해 출력되는 과전류 보호 신호(P)와, 리플 비교기(10)에 의해 출력되는 스위칭 제어 신호(D)를 각각 따로따로 지연 회로에서 지연시키는 실시형태이어도 좋다. In addition, the over-current condition detecting circuit 70, a switching control signal (D) outputted by the over-current protection signal (P) output by the [In this case, gyeomham the over-current protection circuit 80.], Ripple comparator 10 an embodiment may be to delay in each delay circuit separately. 그러나, 본 실시형태에서는 지연 회로(90)는 종래예 1의 리플 컨버터가 원래 갖고 있던 리플 비교기(10)의 출력을 지연시키기 위한 지연 회로(30)를 유용화(流用化) 함으로써, 스위칭 제어 회로(400)의 구성의 간략화를 도모하였다. However, in the present embodiment, the delay circuit 90 by yuyonghwa (流 用 化) a delay circuit 30 for delaying the output of the ripple comparator 10 is ripple converter of prior art 1 was originally have, the switching control circuit ( It was reduced to simplify the configuration of 400).
도 3은 본 발명의 제 2 실시형태에 의한 과전류 보호의 메카니즘을 설치한 집적 회로인 스위칭 제어 회로(410)에 대해서 외부 부착 부품을 접속하여 구성된 리플 컨버터(210)를 나타내는 도면이다. 3 is a diagram showing a ripple converter 210 is configured to connect an external attachment component with respect to the second embodiment of the integrated circuit the switching control circuit 410 is installed a mechanism for over-current protection according to the present invention.
또한, 본 실시형태에 있어서 스위칭 제어 회로(410)의 외부 부착 부품은 NMOS 트랜지스터(Q1,Q2)의 직렬 접속체인 스위칭 소자, 평활용 코일(L)과 용량 소자(C1)로 구성된 LC 평활 회로, 저항 소자(R1,R2)의 직렬 접속체인 분압 회로, 출력 전압(Vout)에 따른 출력 전류(Iout)를 검출하기 위한 저항 소자(Rd), 및 출력 보정 회로(100)용의 저항 소자(R3~R5)와 용량 소자(C2,C3) 및 참조 전압(Vref)의 전원이다. In addition, the series-connected chain switching elements, LC smoothing consisting of a smoothing coil (L) and capacitance element (C1) of the external part of the switching control circuit 410 in this embodiment is an NMOS transistor (Q1, Q2) circuit, resistance elements for resistance elements (R1, R2) connected in series chain voltage divider circuit, the output voltage (Vout) resistive element (Rd), and an output correction circuit 100 for detecting the output current (Iout) in accordance with the (R3 ~ a power supply for R5) and a capacitor element (C2, C3) and a reference voltage (Vref). 또한, 일반적으로 집적화가 곤란한 평활 회로나 용량 소자(C2,C3) 이외의 외부 부착 부품은 스위칭 제어 회로(410)에 내장시키는 실시형태이어도 좋다. In addition, generally a smoothing circuit, a capacitor element are integrated is difficult to external components other than the (C2, C3) may be a built-in embodiment of the switching control circuit (410).
본 발명의 제 2 실시형태에 의한 리플 컨버터(210)가 도 1에 나타낸 본 발명의 제 1 실시형태에 의한 리플 컨버터(200)와 서로 다른 점은 출력 보정 회로(100)가 설치된 점에 있다. The ripple converter 210 is the ripple converter 200 and the different points according to the first embodiment of the present invention shown in Figure 1 according to the second embodiment of the present invention is that the output correction circuit 100 are installed.
출력 보정 회로(100)는 분압 전압(Vf)이 인가되는 반전 입력 단자, 참조 전압(Vref)이 인가되는 비반전 입력 단자, 및 참조 전압(Vref)을 기준으로 한 분압 전압(Vf)의 상대적인 오차를 증폭하여 전류 출력하기 위한 출력 단자를 갖는 전류 출력형의 오차 증폭기(101)를 갖는다. The relative error of the output compensation circuit 100 is divided voltage (Vf) is reference-inverting input terminal, is applied the voltage non-inverting input terminal, and the reference voltage divided voltage (Vf) by (Vref) that is (Vref) an amplifier to have the error amplifier 101 of the current output type having an output terminal for outputting electric current. 또한, 오차 증폭기(101)의 출력 단자와 리플 비교기(10)의 비반전 입력 단자 사이의 신호 라인(105)(본원 청구항에 의한 『제 1 신호 라인』)에 용량 소자(C2)(본원 청구항에 의한 『제 1 용량 소자』)가 접속되어, 오차 증폭기(101)에 의해 출력되는 오차 전류를 용량 소자(C2)에 충방전함으로써 오차 적분 전압(VE)이 생성된다. In addition, the error amplifier 101, the output terminals and the capacitor element (C2) (the present claims to the signal line 105 (the "first signal line" by the present claims) between the non-inverting input terminal of the ripple comparator 10 of of the "first capacitor") is connected, the error integral voltage (VE) by charging and discharging the error current in the capacitor element (C2) that is output by the error amplifier 101 is generated. 또한, 이 오차 적분 전압(VE)은 듀티에 의존하여 분압 전압(Vf)의 평균 레벨이 오프셋하는 전압분만 참조 전압(Vref)으로부터 어긋난 전압이다. In addition, the error integral voltage (VE) is a voltage offset from the voltage depending on the duty for the average level of the divided voltage (Vf) offset delivery reference voltage (Vref). 또한, 이 오차 적분 전압(VE)은 리플 비교(10)의 비반전 입력 단자에 인가되어, 분압 전압(Vf)의 비교 대상으로 하는 전압(이하, 『비교 전압』이라 칭함.)으로 된다. In addition, the integration error voltage (VE) is applied to the non-inverting input terminal of the ripple compared to 10, it is at a voltage (hereinafter referred to as "comparison voltage") to the comparison target of the divided voltage (Vf).
이 결과, 리플 비교기(10)에서는 분압 전압(Vf)과의 비교 대상으로 하는 비교 전압이 오차 적분 전압(VE)에 따라서 조정됨과 아울러, 분압 전압(Vf)과 그 비교 전압의 레벨을 동등하게 하는 바와 같은 제어가 가해진다. As a result, the ripple comparator 10 in the soon as the comparison voltage that the comparison target of the divided voltage (Vf) is adjusted according to the error integrated voltage (VE) In addition, the divided voltage (Vf) and the comparison is made equal to the level of voltage It is applied as a control. 또한, 오차 증폭기(101)에 있어서 인가되는 분압 전압(Vf)과 참조 전압(Vref)이 이미지너리 쇼트되어 리플 비교기(10)의 비교 전압이 참조 전압(Vref)과 거의 마찬가지의 레벨로 되고, 분압 전압(Vf)의 평균 레벨은 참조 전압(Vref)으로 보정된다. Further, the comparison voltage of the divided voltage (Vf) and the reference voltage (Vref) is image Nourishing short ripple comparator 10 is applied according to the error amplifier 101 is in substantially the same level of the reference voltage (Vref), the partial pressure the average level of the voltage (Vf) is corrected to the reference voltage (Vref). 가해지는 보정에 의해 출력 전압(Vout)이 목적 레벨과 일치하고, 리플 컨버터(210) 전체의 제어가 안정화된다. The output voltage (Vout) by the correction to be applied matches the object level, and is stabilized to control the overall ripple converter 210.
출력 보정 회로(100)는 또한, 과전류 상태 검출 회로(70)로부터 공급되는 상태 신호(S)가 과전류 상태인 취지(L레벨)를 나타내는 경우, 리플 비교기(10)의 비반전 입력 단자에 인가되는 비교 전압의 레벨을 강하시키는 메카니즘을 준비한다. The output correction circuit 100 further comprises a status signal (S) supplied from the over-current condition detecting circuit 70 when indicating the overcurrent state (L level), applied to the non-inverting input terminal of the ripple comparator 10 prepare a mechanism for lowering the level of the comparison voltage. 이 리플 비교기(10)의 비교 전압 레벨을 강하시키는 메카니즘으로서는 과전류 상태 검출 회로(70)로부터 공급되는 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우에(L레벨), 출력 보정 회로(1O0)의 출력 단자와 리플 비교기(10)의 비반전 입력 단자 사이를 접속하는 오차 적분 전압(VE)의 신호 라인(105)의 레벨을 강하시키는 메카니즘으로서 실현된다. This as a mechanism for lowering the comparison voltage level of the ripple comparator 10 when the status signal (S) supplied from the over-current condition detecting circuit 70 indicates the effect of over-current state (L level), an output correction circuit (1O0) It is realized as a mechanism for lowering the level of the signal line 105 of the error integral voltage (VE) for connecting between a non-inverting input terminal of the output terminals and the ripple comparator 10.
구체적으로는, 상태 신호(S)가 과전류 상태가 아닌 취지를 나타낼 경우(H레벨), 용량 소자(C2)를 오차 증폭기(101)에 의해 출력되는 오차 전류에 따라서 충전시키고, 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우(L레벨), 용량 소자(C2)를 충방전시키는 충방전 회로를 출력 보정 회로(100)에 준비한다. Specifically, the status signal when (S) indicates the effect is not the over-current state (H level), the capacitor thus was charged element (C2) to the error current which is output by the error amplifier 101, a status signal (S) is ready to charge and discharge circuit for charging and discharging to indicate an effect of over-current state (L level), the capacitor element (C2) to the output correction circuit 100. 또한, 해당 충방전 회로는 오차 적분 전압(VE)의 신호 라인(105)과 접지 라인의 사이에 용량 소자(C2)의 방전 속도를 조정하기 위한 저항 소자(R3)(본원 청구항에 의한 『제 1 저항 소자』)와, 과전류 상태 검출 회로(70)로부터 NOT 소자(104)를 통하여 공급되는 상태 신호(S)에 의거하여 온오프하는 NPN형 바이폴라 트랜지스터(bipolar transistor)(Q3)(본원 청구항에 의한 『제 1 스위칭 소자』)의 직렬 접속에 의해 구성할 수 있다. In addition, the charge-discharge circuit is the "first by the resistance element (R3) (herein the claims for adjusting a discharge rate of the capacitor (C2) between the signal line 105 and ground line of the error integrated voltage (VE) resistance elements "), and over-current conditions detecting circuit (70), NPN type bipolar transistor (bipolar transistor), which on-off on the basis of the status signal (S) supplied through the NOT element 104 from (Q3) (according to present claims It may be composed of a series connection of the "first switching element"). 환언하면, 해당 충방전 회로는 저항 소자(R3)와 NPN형 바이폴라 트랜지스터(Q3)의 직렬체와, 용량 소자(C2)의 병렬 접속에 의해 구성된다. In other words, the charge-discharge circuit is configured by parallel connection of the resistance element (R3) and a NPN-type bipolar transistor (Q3) in series element, and the capacitor element (C2) of the.
이 경우, 상태 신호(S)가 과전류 상태가 아닌 취지를 나타낼 경우(H레벨), NPN형 바이폴라 트랜지스터(Q3)의 베이스전극에는 L레벨이 공급되기 때문에 오프되고, 이 결과, 오차 증폭기(101)에 의해 출력되는 오차 전류에 따라서 용량 소자(C2)가 충전된다. In this case, the status signal (S) is off, since the L level of the base electrode is supplied to the (H level), NPN type bipolar transistor (Q3) to indicate an effect than the over-current condition, the result, an error amplifier (101) a capacitor element (C2) is charged according to the error current which is output by the. 이 때, 오차 적분 전압(VE)의 신호 라인(105)의 레벨은 충전에 의해 유지된다. At this time, the level of the signal line 105 of the error integral voltage (VE) is maintained by the charge. 한편, 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우(L레벨), NPN형 바이폴라 트랜지스터(Q3)의 베이스전극에는 H레벨이 공급되기 때문에 온되고, 이 결과, 용량 소자(C2)에 충전된 전하가 저항 소자(R3) 및 NPN형 바이폴라 트랜지스터(Q3)로 방전되고, 오차 적분 전압(VE)의 신호 라인(105) 레벨이 강하한다. On the other hand, the status signal (S) is turned on because it has the H level is supplied to the base electrode of the case to indicate the purpose of over-current state (L level), NPN type bipolar transistor (Q3), As a result, the charge in the capacitor element (C2) the electric charge is discharged by the resistor element (R3) and a NPN-type bipolar transistor (Q3), the signal line 105, the level of the error integrated voltage (VE) to drop.
또한, 출력 보정 회로(100)로서 도 3에 나타낸 전류 출력형 오차 증폭기(101)에 한정되지 않고, 도 4에 나타낸 전압 출력형 오차 증폭기(102)를 채용해도 좋다. The present invention is not limited to the current output type error amplifier 101 shown in Figure 3 as the output compensation circuit 100, 4 the error voltage output type may be adopted for the amplifier 102 shown in. 이 경우, 도 4에 나타낸 바와 같이, 오차 증폭기(102)의 부귀환 경로상에 용량 소자(Cp)를 설치함과 아울러, 그 용량 소자(Cp)에 저항 소자(Rp)를 직렬 접속함으로써, 오차 증폭기(102)는 분압 전압(Vf)과 참조 전압(Vref)의 오차의 적분 결과를 나타내는 적분 전압을 생성 출력하는 적분 회로를 구성한다. In this case, also, the error amplifier 102 unit capacitor element (Cp) installation box and, at the same time, connected in series to the resistive element (Rp) to the capacitive element (Cp) a on the return path of the steps shown in Fig. 4, the error amplifier 102 constitute an integration circuit for an integrated voltage representing the integration result of the error of the divided voltage (Vf) and the reference voltage (Vref) output. 또한, 오차 증폭기(102)에 의해 출력되는 적분 전압은 저항 소자(Rx,Ry)의 직렬 접속체인 분압 회로에 의해 분압되어, 리플 비교기(10)의 비반전 입력 단자로 인가되는 오차 적분 전압(VE)으로 된다. Further, the error integrated voltage output by the amplifier 102 has resistive elements (Rx, Ry) connected in series are divided by the chain voltage divider circuit, ripple comparator 10, the non-inverting input terminal is the error integral voltage (VE are in the ) it is a.
또한, 저항 소자(Rx,Ry)의 접속부에는 전술한 NPN형 바이폴라 트랜지스터(Q3)의 컬렉터 전극이 접속된다. Further, the connection of the resistive elements (Rx, Ry), the collector electrode of the above NPN-type bipolar transistor (Q3) is connected. 여기서, 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우(L레벨), NPN형 바이폴라 트랜지스터(Q3)의 베이스전극에는 H레벨이 공급되기 때문에 온된다. Here, the base electrode of the status signal if (S) indicates the effect of over-current state (L level), NPN type bipolar transistor (Q3) is turned on is because the H-level is applied. 이 때, 오차 증폭기(102)에 의해 출력되는 적분 전압 자체의 레벨은 높아지지만, 저항 소자(Ry)의 단락에 의해 저항 소자(Rx,Ry)에 의한 분압 회로가 기능하지 않고, 저항 소자(Rx)의 거의 전압 강하정도만 리플 비교기(10)의 비반전 입력 단자로 인가되는 오차 적분 전압(VE)의 레벨은 떨어진다. At this time, the level of the integrated voltage itself to be output by the error amplifier 102 becomes high, but the resistance element (Ry), a voltage dividing circuit by the resistor elements (Rx, Ry) by a short-circuit does not function, the resistive element (Rx ) of substantially only the voltage drop level of the ripple comparator 10, the non-inverting input terminal error integral voltage (VE) it is applied to the drops.
출력 보정 회로(100)에 있어서, 리플 비교기(10)의 비교 전압 레벨을 강하시 키는 그 외의 메카니즘으로서는 과전류 상태 검출 회로(70)로부터 공급되는 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우(L레벨), 오차 증폭기(101)의 비반전 입력 단자에 참조 전압(Vref)을 인가시키는 신호 라인(106)(『제 2 신호 라인』)의 레벨을 강하시키는 메카니즘으로서 실현될 수 있다. In the output correction circuit 100, as the other mechanism when the key is lowering the comparison voltage level of the ripple comparator 10 when the status signal (S) supplied from the over-current condition detecting circuit 70 indicates the effect of over-current conditions (L level), and it can be realized as a mechanism for lowering the level of the signal line 106 (the "second signal line") for applying a reference voltage (Vref) to the non-inverting input terminal of the error amplifier 101. 즉, 신호 라인(106)의 레벨을 강하시킴으로써, 오차 증폭기(101)의 오차 적분 전압(VE), 즉, 리플 비교기(10)의 비반전 입력 단자에 인가되는 비교 전압의 레벨이 강하한다. In other words, the error integral voltage (VE), that is, the level of the comparison voltage applied to the non-inverting input terminal of the ripple comparator 10 by the drop in the level of the signal line 106, an error amplifier 101 to drop.
구체적으로는, 참조 전압(Vref)의 신호 라인(106)에 접속되는 용량 소자(C3)(본원 청구항에 의한 『제 2 용량 소자』)로 상태 신호(S)가 과전류 상태가 아닌 취지를 나타낼 경우(H레벨)에는 용량 소자(C3)를 참조 전압(Vref)까지 충전시키고, 상태 신호(S)가 과전류 상태인 취지를 나타낼 경우(L레벨)에는 용량 소자(C3)를 방전시키는 충방전 회로를 출력 보정 회로(100)에 준비한다. Specifically, when the capacitor element (C3) ( "second capacitor" by the present claims) to the status signal (S) which is connected to the signal line 106 of the reference voltage (Vref) to indicate to the effect rather than an over-current condition (H level) is a charge-discharge circuit to charge up the capacitor element (C3) to the reference voltage (Vref) and, status signal (S) is the discharge the capacitor (C3) (L level) to indicate an effect of over-current conditions It is prepared in the output correction circuit 100. 또한, 해당 충방전 회로는 참조 전압(Vref)의 신호 라인(106)과 접속되는 용량 소자(C3)의 방전 속도를 조정하기 위한 저항 소자(R4)(본원 청구항에 의한 『제 2 저항 소자』)와, 과전류 상태 검출 회로(70)로부터 NOT 소자(104)를 통하여 공급되는 상태 신호(S)에 의거하여 온오프하는 NPN형 바이폴라 트랜지스터(Q4)(본원 청구항에 의한 『제 2 스위칭 소자』)의 직렬 접속에 의해 구성될 수 있다. In addition, the charge-discharge circuit is a resistance element (R4) (the "second resistance elements" by the present claims) for adjusting the discharge rate of the capacitor (C3) which is connected to the signal line 106 of the reference voltage (Vref) and, in the on-to-off NPN-type bipolar transistor (Q4) (the "second switching elements" by the present claims) on the basis of the status signal (S) supplied through the NOT element 104 from the overcurrent state detection circuit 70 It can be configured by a series connection. 환언하면, 해당 충방전 회로는 저항 소자(R4)와 NPN형 바이폴라 트랜지스터(Q4)의 직렬체, 및 용량 소자(C3)의 병렬 접속에 의해 구성된다. In other words, the charge-discharge circuit is configured by parallel connection of the resistance element (R4) in series with the body, and a capacitor element (C3) of the NPN type bipolar transistor (Q4). 또한, 참조 전압(Vref)의 전원과 직렬 접속됨과 아울러 용량 소자(C3)와 병렬 접속되는 저항 소자(R5)은 용량 소자(C3)의 충전 속도를 조정하기 위한 것이다. In addition, the resistive element (R5) connected in series with the power supply as soon the reference voltage (Vref) as well as connected in parallel with the capacitor element (C3) is to adjust the rate of charging of the capacitor (C3).
이 경우, 상태 신호(S)가 과전류 상태가 아닌 취지(H레벨)를 나타낼 경우, NPN형 바이폴라 트랜지스터(Q4)의 베이스전극에는 L레벨이 공급되기 때문에 오프되고, 이 결과, 참조 전압(Vref)에 따라서 용량 소자(C3)가 충전된다. In this case, when the status signal (S) to indicate the effect (H level) than the over-current condition, the base electrode of the NPN-type bipolar transistor (Q4), the L level is turned off because the supply, as a result, the reference voltage (Vref) a capacitor element (C3) is charged according to the. 이 때, 참조 전압(Vref)의 신호 라인(106) 레벨은 유지된다. At this time, the signal line 106, the level of the reference voltage (Vref) is maintained. 한편, 상태 신호(S)가 과전류 상태인 취지(L레벨)을 나타낼 경우, NPN형 바이폴라 트랜지스터(Q4)의 베이스 전극에는 H레벨이 공급되기 때문에 온되고, 이 결과, 용량 소자(C3)에 충전된 전하가 저항 소자(R4) 및 NPN형 바이폴라 트랜지스터(Q4)로 방전되고, 참조 전압(Vref)의 신호 라인(106) 레벨이 강하한다. On the other hand, the state when the signal (S) to indicate the effect of over-current state (L level), and turned on since the H-level supply the base electrode of the NPN-type bipolar transistor (Q4) has, as a result, the charge in the capacitor element (C3) the electric charge is discharged by the resistive element (R4) and a NPN-type bipolar transistor (Q4), and lowering the signal line 106, the level of the reference voltage (Vref).
그러나, 본 실시형태의 출력 보정 회로(100)는 도 3에 나타낸 바와 같이, 리플 비교기(10)의 비교 전압[본 실시형태의 경우, 오차 적분 전압(VE)]의 레벨을 직접적으로 강하시키는 메카니즘[저항 소자(R3), NPN형 바이폴라 트랜지스터(Q3)]과, 리플 비교기(10)의 비교 전압 레벨을 간접적으로 강하시키는 메카니즘[저항 소자(R4,R5), NPN형 바이폴라 트랜지스터(Q4)]을 양쪽에 설치해 둠으로써, 리플 비교기(10)의 비교 전압 레벨을 보다 확실하게 강하시킬 수 있기 때문에 바람직하다. However, the comparison voltage of the ripple comparator 10 as shown in the embodiment of the output correction circuit 100 is a 3 [In the case of this embodiment, the error integral voltage (VE)] mechanism to directly drop in the level of [resistive element (R3), NPN type bipolar transistor (Q3)], a mechanism for indirectly lowering the comparison voltage level of the ripple comparator 10 the [resistive element (R4, R5), NPN type bipolar transistor (Q4)] by providing on each side it is preferable because the comparison of the ripple voltage level comparator 10 can be reliably strong for. 그렇지만, 전술한 2개의 메카니즘의 어느 한쪽을 설치하는 것만으로도 리플 비교기(10)의 비교 전압 레벨을 강하시킨다는 목적을 달성할 수 있다. However, by simply installing either one of the above two mechanisms it can achieve the desired drop sikindaneun the comparison of the ripple voltage level comparator 10.
도 5을 기초로 리플 컨버터(210)의 동작에 대해서 설명한다. In the base 5 will be described an operation of the ripple converter 210.
우선, 출력 전류(Iout)가 정상 상태로부터 과전류 상태로 될 때[도 5(a) 중의 시각(T1)참조], 과전류 상태 검출 회로(70)는 검출된 출력 전류(Iout)가 과전류 상태인 취지를 나타내는 L레벨의 상태 신호(S)를 생성한다. First, when the output current (Iout) to be from the normal state to the over-current state [Fig. 5 (a) of the time (T1), see], over-current condition detecting circuit 70 effect the detected output current (Iout) is an over-current condition to produce a status signal (S) representing the L-level. 또한 이 때, 과전류 보호 회로(80)는 그 L레벨의 상태 신호(S)를 NMOS 트랜지스터(Q1)을 오프 또한 NMOS 트랜지스터(Q2)를 온시키기 위한 과전류 보호 신호(P)로서 지연 회로(90) 및 구동 회로(40)을 통하여 NMOS 트랜지스터(Q1,Q2)에 공급한다. At this time, the over-current protection circuit 80, a delay circuit 90, a status signal (S) in the L level, turning off the NMOS transistor (Q1) also as over-current protection signal (P) for turning on the NMOS transistor (Q2) also and via the drive circuit 40 is supplied to the NMOS transistors (Q1, Q2).
또한, 출력 보정 회로(100)에서는 과전류 상태 검출 회로(70)로부터 L레벨의 상태 신호(S)가 공급되기 때문에, 용량 소자(C2,C3)에 충전된 전하의 방전을 행한다. In addition, the output correction circuit 100 performs a discharging of the electric charge charged in the state because the signal (S) at the L level from an over-current condition the detection circuit 70 is supplied, the capacitor element (C2, C3). 즉, 출력 보정 회로(100)는 오차 적분 전압(VE)의 신호 라인(105) 및 참조 전압(Vref)의 신호 라인(106) 레벨을 과전류 보호가 그 후에 해제될 때까지 미리 강하하여 둔다. That is, the output compensation circuit 100 is the overcurrent protection error signal line 106, the level of the signal line 105 and the reference voltage (Vref) of the integrated voltage (VE) to place drops in advance until it is canceled after that.
이 결과, 지연 시간(Td)정도 경과 후, 과전류 보호 신호(P)가 NMOS 트랜지스터(Q1,Q2)에 공급되어, 출력 전압(Vout)의 레벨이 강하하고[도 5(b)참조], 나아가서는, 분압 전압(Vf)의 레벨도 강하한다. As a result, the delay time (Td) degree after, over-current protection signal (P) and the NMOS transistor [see Fig. 5 (b)] are strong and the level of the feed is, the output voltage (Vout) to (Q1, Q2), and further It is also lowering the level of the divided voltage (Vf). 또한, 전술한 바와 같이, 과전류 보호 신호(P)를 지연 회로(90)에서 지연시킨 위에서 NMOS 트랜지스터(Q1,Q2)에 공급하기 때문에, 출력 전압(Vout)의 정상 상태와 과전류 상태가 고속으로 반복되어 NMOS 트랜지스터(Q1,Q2)의 스위칭 주파수가 고주파로 될 우려가 없다. Further, since the supply to the NMOS transistors (Q1, Q2) on the delayed over-current protection signal (P) from the delay circuit 90, the output voltage (Vout), the normal state and over current state is repeated at a high speed of, as described above is the switching frequency of the NMOS transistors (Q1, Q2), there is no possibility that the high-frequency induction.
이어서, 이러한 상태에서, 출력 전류(Iout)가 과전류 상태로부터 정상 상태로 복귀된 경우[도 5(a) 중의 시각(T2)참조], 과전류 상태 검출 회로(70)는 검출된 출력 전류(Iout)가 과전류 상태가 아닌 취지를 나타내는 H레벨의 상태 신호(S)를 생성한다. If then, in this state, the output current (Iout) is recovered to the normal state from the overcurrent state [Fig. 5 (a) of the time (T2), see], over-current condition detecting circuit 70 is the output current detection (Iout) that generates a status signal (S) of the H level indicating a non-overcurrent condition. 또한 이 때, 과전류 보호 회로(80)는 그 H레벨의 상태 신호(S)를 수신하고, 과전류 보호 신호(P)를 무효로 시키고, 과전류 보호를 해제한다. At this time also, over-current protection circuit 80 receives a state signal (S) of the H level, and the over current protection signal (P) to be invalid, and release the over-current protection.
또한, 출력 보정 회로(100)에서는 과전류 상태 검출 회로(70)로부터 H레벨의 상태 신호(S)가 공급되기 때문에, 용량 소자(C2,C3)로의 충전을 행한다. Further, in the output correction circuit 100 performs the charge to the feed because the status signal (S) of the H level from an over-current condition the detection circuit 70, the capacitor element (C2, C3). 즉, 오차 적분 전압(VE)의 신호 라인(105) 및 참조 전압(Vref)의 신호 라인(106) 레벨이 서서히 상승하기 시작한다[도 5(c) 참조]. That is, the signal line 106, the level of the signal line 105 and the reference voltage (Vref) of the error integration voltage (VE) is gradually begins to rise [see Figure 5 (c)]. 또한, 출력 전압(Vout)의 레벨도 서서히 상승하기 시작한다[도 5(b) 참조]. In addition, the level of the output voltage (Vout) gradually begins to rise Fig. 5 (b) reference.
따라서, 리플 비교기(10)에서는 과전류 보호가 해제된 직후이기 때문에, 반전 입력 단자에 인가되는 분압 전압(Vf)의 레벨은 강하하고 있지만, 마찬가지로, 비반전 입력 단자에 인가되는 오차 적분 전압(VE)의 레벨도 미리 강하하고 있다. Accordingly, the ripple comparator 10 in because immediately after the overcurrent protection is released, the level of the divided voltage (Vf) applied to the inverting input terminal is again drop and, however, the error is applied to the non-inverting input terminal integrated voltage (VE) level of Fig has previously drop. 이 결과, 리플 비교기(10)에 의해 출력되는 스위칭 제어 신호(D)(=VE-Vf)로는 오버슈트가 발생하지 않는다. As a result, roneun switching control signal (D) (= VE-Vf) output by the ripple comparator 10 it does not overshoot. 그리고, 오차 적분 전압(VE)의 레벨 상승에 추종하여, 분압 전압(Vf), 즉 출력 전압(Vout)의 레벨도 서서히 상승하게 된다. Then, the level of the increase follows the level of the error integrated voltage (VE), the divided voltage (Vf), that is, the output voltage (Vout) is also gradually raised. 또한, 스위칭 제어 신호(D)는 지연 회로(90)에 의해 지연된 다음 MOS 트랜지스터(Q1,Q2)로 공급되기 때문에, 과전류 보호 해제 후의 오버슈트가 보다 확실하게 억제된다. Further, the switching control signal (D) is supplied to the next since the MOS transistor (Q1, Q2) delayed by the delay circuit 90, an overshoot after the overcurrent protection is released more surely suppressed.
그러나, 과전류 보호시에 출력 전압(Vout)의 레벨이 강하하고 있다. However, and the level of the output voltage (Vout) drops at the time of over-current protection. 이 때문에, 과전류 보호가 해제된 직후에 있어서 그 때의 리플 비교기(10)의 비교 전압 레벨 여하에서는 리플 비교기(10)는 MOS 트랜지스터(Q1)를 온시켜서[MOS 트랜지스터(Q2)를 오프 시켜서], 출력 전압(Vout)의 레벨을 상승시키기 때문에, H레벨의 스위칭 제어 신호(D)가 생길 우려가 있다. Therefore, in only after the overcurrent protection is disabled in the comparative voltage level of any of the time of the ripple comparator 10 ripple comparator 10 by turning on the MOS transistor (Q1) [by turning off the MOS transistor (Q2)], because it increases the level of the output voltage (Vout), there is a fear lead to the switching control signal (D) of the H level. 즉, 전술한 바와 같이, 과전류 보호시에 리플 비교기(10)의 비교 전압 레벨을 강하시키고 있는 것에도 상관없이, 출력 전압(Vout)은 아직 오버슈트가 생길 우려가 있다. In other words, there is a fear that lead to, yet without any overshoot as at the time of over-current protection and lowering the level of the comparison voltage ripple comparator 10, the output voltage (Vout) as described above.
따라서, 출력 보정 회로(100)는 출력 전류(Iout)가 과전류 상태인 취지를 검출했을 경우, 리플 비교기(10)의 비교 전압의 레벨을 과전류 상태가 아닌 정상 상태[MOS 트랜지스터(Q1,Q2)가 온오프를 통상대로 행하는 상태)의 경우의 해당 비교 전압의 소정 레벨보다도 강하시켜 둔다. Thus, the output compensation circuit 100 is the output current (Iout) that when detecting the effect of an over-current condition, the steady-state [MOS transistor (Q1, Q2), the level of the comparison voltage than the over-current state of the ripple comparator 10 is on places to drop off more than the predetermined level of the comparing voltage in the case of performing state) as usual. 이 결과, 과전류 보호가 해제된 직후, MOS 트랜지스터(Q1,Q2)는 통상대로의 온오프를 개시하게 되지만, 리플 비교기(10)에 있어서 분압 전압(Vf)의 비교 대상이 되고 또한 목표가 되는 비교 전압의 레벨은 그 통상시의 레벨보다도 낮아진다. As a result, the comparison voltage over-current, MOS transistors (Q1, Q2) immediately after the hold is lifted is, but to initiate the on-off of the normal as, and we compare the divided voltage (Vf) in the ripple comparator 10 also targets the level is lower than the level at the time of the normal. 따라서, 출력 전압(Vout)의 오버슈트가 확실하게 억제된다. Therefore, the overshoot of the output voltage (Vout) is reliably suppressed. 또한, 가해지는 제어로서는 예컨대, 저항 소자(R3,R4)의 저항치를 조정하여, 용량 소자(C2,C3)의 과전류 보호시의 방전 속도를 과전류 보호의 소정 기간에 따라서 변경하는 것으로서 실현될 수 있다. In addition, the discharge rate at the time over-current protection as the applied control, for example, by adjusting the resistance of the resistor (R3, R4), a capacitor element (C2, C3) can be realized as to change according to a predetermined period of over-current protection .
이상, 본 발명의 실시형태에 대해서 설명하였지만, 전술한 실시형태는 본 발명의 이해를 용이하게 하기 위한 것이며, 본 발명을 한정하여 해석하기 위한 것은 아니다. Above has been described with respect to the embodiment of the invention, the embodiments described above are intended to facilitate understanding of the invention and are not intended to be construed to limit the present invention. 본 발명은 그 취지를 일탈하는 것 없이 변경/개량될 수 있음과 아울러, 그 등가물도 포함된다. The invention as well and can be changed / improved without deviating from the spirit, also it includes their equivalents.
본 발명은 과전류 보호 메카니즘 설치시 스위칭 손실 증대와 부품 파손 우려를 제거하고 오버슈트의 발생을 방지하는 효과가 있다. The present invention has the effect of removing concerns increasing the switching loss when over-current installation protection mechanisms and damaged parts and preventing the occurrence of the overshoot.
상기 과전류 보호 신호를 지연시키는 지연 회로를 갖는 것을 특징으로 하는 스위칭 제어 회로. A switching control circuit comprising the delay circuit delaying the over-current protection signal.
상기 지연 회로를 상기 스위칭 소자의 스위칭 주파수를 설정하기 위해 상기 스위칭 제어 신호를 지연시키기 위한 지연 회로와 공용화한 것을 특징으로 하는 스위칭 제어 회로. The switching control circuit, characterized in that the sharer and delay circuits to delay the switching control signal to set the switching frequency of the switching element in the delay circuit.
상기 과전류 보호 회로에 의해 출력된 상기 스위칭 제어 신호 또는 상기 과전류 보호 신호를 지연시키는 것을 특징으로 하는 스위칭 제어 회로. The switching control circuit, characterized in that delaying the overcurrent protection circuit of the switching control signal or the over-current protection signal output by.
상기 스위칭 제어 신호와 상기 상태 신호의 논리곱의 연산 결과를 상기 지연 회로에 입력시키는 것을 특징으로 하는 스위칭 제어 회로. An operation result of the logical product of the switching control signal and the status signal switching control circuit, comprising a step input to the delay circuit.
상기 귀환 전압의 평균 레벨을 상기 목적 레벨에 따른 참조 전압에 일치시키기 위해, 상기 참조 전압을 기준으로 한 상기 귀환 전압의 상대적인 오차에 따라서 상기 비교 전압을 조정함과 아울러, 상기 과전류 보호 신호 생성 회로에 있어서 상기 출력 전류가 상기 과전류 상태인 것이 검출된 경우에는 상기 비교 전압의 레벨을 강하시키는 출력 보정 회로를 갖는 것을 특징으로 하는 스위칭 제어 회로. An average level of the feedback voltage to a reference in order to match the voltages, thus adjusting the comparing voltage in a relative error of the feedback voltage relative to the reference voltage hereinafter and, at the same time, generates the over-current protection signal circuit according to the above-mentioned object level in the case of the output current is the overcurrent state is detected, the switching control circuit comprising the output correction circuit for lowering the level of the comparison voltage.
상기 출력 보정 회로는 상기 출력 전류가 상기 과전류 상태인 것을 검출한 경우, 상기 스위칭 제어 신호 생성 회로에 있어서 이용되는 상기 비교 전압의 레벨을 상기 과전류 상태가 아닌 정상 상태의 경우의 해당 비교 전압의 소정 레벨보다도 강하시키는 것을 특징으로 하는 스위칭 제어 회로. The output correction circuit when it is detected that the output current is in the overcurrent state, the comparing a predetermined level of voltage in the case of a normal state other than the over-current condition the level of the comparison voltage to be used according to the switching control signal generating circuit the switching control circuit, comprising a step than the drop.
상기 귀환 전압과 상기 참조 전압이 인가되어 상기 참조 전압을 기준으로 한 상기 귀환 전압의 상대적인 오차의 적분 결과를 나타내고 또한 상기 비교 전압을 조정하기 위한 오차 적분 전압을 생성 출력함과 아울러, 상기 과전류 상태인 것이 검출된 경우에는 상기 오차 적분 전압의 레벨을 강하시키는 것을 특징으로 하는 스위칭 제어 회로. The feedback voltage is applied with the reference voltage represents a relative error integration of the of the feedback voltage relative to the reference voltage, which is also addition, the over-current conditions and outputs generated the error integral voltage for adjusting the comparison voltage If it is detected, the switching control circuit, comprising a step of lowering the level of the voltage error integral.
상기 귀환 전압과 상기 참조 전압이 인가되어 상기 참조 전압을 기준으로 한 상기 귀환 전압의 상대적인 오차의 적분 결과를 나타내고 또한 상기 비교 전압을 조정하기 위한 오차 적분 전압을 생성 출력함과 아울러, 상기 과전류 상태인 것이 검출된 경우에는 상기 참조 전압의 레벨을 강하시키는 것을 특징으로 하는 스위칭 제어 회로. The feedback voltage is applied with the reference voltage represents a relative error integration of the of the feedback voltage relative to the reference voltage, which is also addition, the over-current conditions and outputs generated the error integral voltage for adjusting the comparison voltage If it is detected, the switching control circuit, comprising a step of lowering the level of the reference voltage.
상기 귀환 전압과 상기 참조 전압이 인가되어 상기 참조 전압을 기준으로 한 상기 귀환 전압의 상대적인 오차의 적분 결과를 나타내고 또한 상기 비교 전압을 조정하기 위한 오차 적분 전압을 생성 출력함과 아울러, 상기 과전류 상태인 것이 검출된 경우 상기 오차 적분 전압 및 상기 참조 전압의 레벨을 강하시키는 것을 특징으로 하는 스위칭 제어 회로. The feedback voltage is applied with the reference voltage represents a relative error integration of the of the feedback voltage relative to the reference voltage, which is also addition, the over-current conditions and outputs generated the error integral voltage for adjusting the comparison voltage If it is detected switching control circuit, comprising a step of lowering the error and the integral voltage level of the reference voltage.
상기 과전류 보호 신호 생성 회로로부터 공급된 상기 상태 신호가 상기 과전류 상태가 아닌 취지를 나타낼 경우에는 상기 제 1 용량 소자를 충전시키고, 상기 상태 신호가 상기 과전류 상태인 취지를 나타낼 경우에는 상기 제 1 용량 소자를 방전시키는 것을 특징으로 하는 스위칭 제어 회로. If the said state signal supplied from the over-current protection signal generating circuit to indicate to the effect rather than the over-current state to charge the first capacitor, wherein the state signal indicates the over-current condition in effect, the first capacitor element the discharging switching control circuit according to claim.
상기 제 1 용량 소자에 대해서 상기 제 1 용량 소자의 방전 속도를 조정하기 위한 제 1 저항 소자와 상기 상태 신호에 의거하여 온오프하는 제 1 스위칭 소자의 직렬체가 병렬 접속되는 것을 특징으로 하는 스위칭 제어 회로. The switching control circuit, characterized in that for the first capacitor is the first capacitor to the basis of the first resistance element and the state signal for adjusting a discharge rate of the device on and off in parallel body series of first switching elements connected to .
상기 과전류 보호 신호 생성 회로로부터 공급된 상기 상태 신호가 상기 과전류 상태가 아닌 취지를 나타낼 경우, 상기 오차 증폭기에 대하여 상기 참조 전압을 인가시키기 위한 제 2 신호 라인에 접속되는 제 2 용량 소자를 충전시키고, 상기 상태 신호가 상기 과전류 상태인 취지를 나타낼 경우에는 상기 제 2 용량 소자를 방전시키는 것을 특징으로 하는 스위칭 제어 회로. When the status signal supplied from the over-current protection signal generating circuit to indicate to the effect rather than the over-current condition, and with respect to the error amplifier to charge the second capacitor being connected to the second signal line for applying the reference voltage, when the status signal indicates the over-current condition in effect, the switching control circuit, comprising a step of discharging the second capacitor.
상기 제 2 용량 소자에 대해서 상기 제 2 용량 소자의 방전 속도를 조정하기 위한 제 2 저항 소자와 상기 상태 신호에 의거하여 온오프하는 제 2 스위칭 소자의 직렬체가 병렬 접속되는 것을 특징으로 하는 스위칭 제어 회로. The switching control circuit, characterized in that for said second capacitor being the second capacitor on the basis of the second resistance element and the state signal for adjusting a discharge rate of the device on or off a parallel body in series of the second switching elements connected to .
상기 과전류 보호 신호를 지연시키는 지연 회로를 갖는 것을 특징으로 하는 자려형 DC-DC 컨버터. The self-excited DC-DC converter comprising the delay circuit delaying the over-current protection signal.
상기 귀환 전압의 평균 레벨을 상기 목적 레벨에 따른 참조 전압에 일치시키기 위해, 상기 참조 전압을 기준으로 한 상기 귀환 전압의 상대적인 오차에 따라서 상기 비교 전압을 조정함과 아울러, 상기 과전류 보호 신호 생성 회로에 있어서 상기 출력 전류가 상기 과전류 상태인 것이 검출된 경우에는 상기 비교 전압의 레벨을 강하시키는 출력 보정 회로를 갖는 것을 특징으로 하는 자려형 DC-DC 컨버터. An average level of the feedback voltage to a reference in order to match the voltages, thus adjusting the comparing voltage in a relative error of the feedback voltage relative to the reference voltage hereinafter and, at the same time, generates the over-current protection signal circuit according to the above-mentioned object level in the case of the output current it is detected in the over-current state, the self-excited DC-DC converter comprising the output correction circuit for lowering the level of the comparison voltage.
상기 귀환 전압의 평균 레벨을 상기 목적 레벨에 따른 참조 전압에 일치시키 기 위해 상기 참조 전압을 기준으로 한 상기 귀환 전압의 상대적인 오차에 따라서 상기 비교 전압을 조정함과 아울러, 상기 과전류 보호 신호 생성 회로에 있어서 상기 출력 전류가 상기 과전류 상태인 것이 검출된 경우에는 상기 비교 전압의 레벨을 강하시키는 출력 보정 회로를 갖는 것을 특징으로 하는 자려형 DC-DC 컨버터. An average level of the feedback voltage to the over-current protection signal generating circuit for the comparison voltage control box and at the same time, depending on the relative error of the feedback voltage relative to the reference voltage in order to match the reference voltage according to the object level, in the case of the output current it is detected in the over-current state, the self-excited DC-DC converter comprising the output correction circuit for lowering the level of the comparison voltage.


text:
SBU News > Community > Stony Brook Hosts International Clean Tech Competition
CommunityOn Campus
Stony Brook Hosts International Clean Tech Competition
The Center for Science Teaching and Learning teamed up with Stony Brook University on July 14, 2017, to host the finals for the Spellman High Voltage Electronic Clean Tech Competition held at the LDS Center on campus.
Students from the winning teams with Loren Skeist, CEO and President, Spellman High Voltage Electronics Corp. (far left) and Ray Ann Havasy, Executive Director, Center for Science Teaching and Learning (far right).
Every year since the competition began in 2012, a theme is chosen that incorporates research and design focusing on scientific innovation for environmentally responsible energy sources. "Creating a Greener Future" was this year's theme, as the competition began with 330 teams from 26 different countries. The final 10 teams were then invited to Stony Brook University to determine the overall winners. Three of these teams were from New Jersey while the others were from Florida, Maine, Minnesota, New York, Texas, the Philippines and Singapore.
Rising high school juniors Alyssa Iryami and Audrey Shine from Plainview-Old Bethpage school district on Long Island earned first place and a $10,000 grand prize for their project, "SuperSilk," a water purification system using silkworm cocoons. SuperSilk has practical applications as an inexpensive filter that can help combat the international water crisis.
"We have such a passion for material science, we've always loved working with chemistry and graphing, which is at the cutting edge," said Iryami. "We knew that was something we wanted to do."
"After creating something amazing, we asked ourselves, 'How can we apply this super material to make the world a safer, cleaner and greater place?', and this is where it has led us," added Shine.
The Philippine Science High School team created an online system to regulate electricity consumption among household applications and was awarded second place with a $7,000 prize. Taking third place and a $5,000 prize, the team from Florida known as Eco-Breathe made a portable low-cost filtration system for kerosene lamps to battle sick building syndrome in low-resource regions. The balance of the teams were awarded $1,000 each for making it to the finals.
Being one of only 10 universities nationwide recognized by the National Science Foundation for combining research with undergraduate education, Stony Brook was thrilled to host these impressive high school students of the Clean Tech competition and encouraged them to consider the University as a potential future college.
Fotis Sotiropoulos, Dean of the College of Engineering and Applied Sciences, and Judith Greiman, Vice President for Government and Community Relations, spoke at the event and expressed the importance of student research at the University.
As the day came to an end, the students and their families had an opportunity to participate in lab tours arranged by Professor Harold Walker, chair of the Department of Civil Engineering, to show Stony Brook's commitment to research and innovation.
— Cohen Miles-Rath, Community Relations Office
International Students Feel Welcome at Stony Brook
Vote for Stony Brook Research on Life's Origins in the STAT Madness Competition
Stony Brook Ice Hockey Alumni Day
STEMM
CommunityNews HighlightsOn CampusSustainability
Seawolves, Are You Ready to Recycle?
Stony Brook University is once again participating in RecycleMania and will be one of 400+ universities in the nationwide competition that runs February 2 through March 28.
Alumni Chapters & GroupsAlumni Spotlight StoryCommunityCOVID-19Faculty/StaffSchool of Professional DevelopmentSchool of Professional Development AlumniStony Brook Matters
New Center Launches Free Workshops for Hundreds of K-12 Teachers
As schools remain closed due to COVID-19, Nicole Galante and colleagues offer online learning at SBU's Center for Teaching and Learning in Community.
Arts & EntertainmentCommunityEventsLong Island
Staller Center Season Closes with Kelli O'Hara and Sutton Foster
On Saturday, March 7, Kelli O'Hara and Sutton Foster joined forces for the first time in a double headline show at Staller Center for the 2020 Gala. Although nobody knew it at the time, this would be the final...
Deputy Police Chief Nelson Castilla Carries on a Family Legacy
Staller Center's Spring 2021 Film Series Goes Virtual Feb. 11
Annual Lighting of the Southampton Windmill Honors Healthcare Heroes
University Council Reaches Milestone in Gender Equality
Journalism Students Expand Broadcast News During Pandemic
Stony Brook Now Accepting Donations for Hospital Staff
2020 Hispanic Heritage Month Closing Ceremony Honors Faculty/Staff & Students
The Provost's Virtual Lecture Series: Spotlight on COVID
College of Business Launches Free Workshops for Local Business Owners Impacted by COVID-19
Coming Back Safe and Strong Update (November 20, 2020)

redpajama_set_name: RedPajamaCommonCrawl


Glyn is working on using Tom's region digraph persistence support and reflecting regions in the Runtime Artifact Model.
Borislav and Hristo are working on their JAX London presentation and may have questions for Glyn on the digraph.
Borislav is helping Lazar with the console changes. We discussed the incubation status. It seems likely we can find some way to use the code even though the OSGi spec is not firm.
Violeta is forking Gemini Web to experiment with Tomcat 7.0.11. She will look into the EBR changes for the Tomcat bundles.
Glyn will put the corresponding servlet and JSP bundles from Orbit into the EBR.
Hristo has spoken to Katya about p2 support and is waiting for her to make more progress.
Meanwhile Hristo is working on exporting the class loading commands into a JMX mbean.
Vily asked Glyn to inquire at the next Gemini call about Shaun's suggestion of uploading the Gemini tutorial to github.
This page was last modified 10:21, 29 March 2011 by Glyn Normington.


text:
Aberdeenshire Cycle Map (45)
This area map shows the National Cycle Network and local routes in this area. It covers the Aberdeenshire region in Scotland including: Aberdeen, Banff, Buckie and Stonehaven.
This pocket-sized colour map shows clearly mapped on-road and traffic-free paths, easy to read contours, and detailed inset maps for the major towns and cities as well as recommended linking routes connecting the NCN with quiet roads. The map also features 2 day rides with directions and a description of the area, highlighting key cycle routes and places of interest.
National Route 1 between Montrose and Garmouth. This makes up part of the Coast and Castles North long-distance cycle tour and the North Sea Cycle Route.
National Route 195 between Aberdeen and Ballater. Known as the Deeside Way.
The Formartine & Buchan Way between Fraserburgh and Peterhead, and Maud to near Newmachar (not part of the National Cycle Network).
NCN Coast & Castles North Cycle Route Map (Route 1 - Edinburgh to Aberdeen)
Cairngorms & the Moray Coast Cycle Map (46)


The Western Embroidered Fashion Boot from Roper™ will have you looking simply stylish every day of the week!
Embroidery details on upper shaft.
Smooth man-made lining for a more comfortable feel.
Lightly cushioned footbed for total comfort.


text:
CHARLES DUNST
Charles Dunst is deputy director of Research & Analytics at The Asia Group, a fellow at the Center for Strategic and International Studies, and a contributing editor of American Purpose. He is the author of Defeating the Dictators: How Democracy Can Prevail in the Age of the Strongman (Hodder & Stoughton, February 2023).
He has written for The New York Times, The Atlantic, The Washington Post, and Foreign Policy, among other outlets. He has appeared on broadcast channels like BBC News, ABC News, and TV Tokyo, and is regularly quoted in outlets like the Financial Times, Bloomberg, and POLITICO. He has briefed officials at the U.S. Department of State and across the U.S. Armed Forces.
Prior to joining The Asia Group, Dunst was an associate with Eurasia Group's Global Macro practice, focusing on China, Southeast Asia, and Indo-Pacific security. He was also a visiting scholar at the East-West Center in Washington, studying China-Southeast Asia relations.
He was previously a foreign correspondent in Southeast Asia (2018-19), reporting from Cambodia, Vietnam, and Myanmar for The New York Times, The Atlantic, the Los Angeles Times, Foreign Policy, and Haaretz. He covered topics like U.S.-Southeast Asia relations, Chinese influence in the region, and Myanmar's foreign policy. He has also lived in Hungary and England, and reported from Israel and the Palestinian territories, Romania, and Andorra.
Dunst is a member of CFR's Young Professionals Briefing Series for international relations leaders who have not yet reached the age of thirty to be eligible for CFR term membership and of GLIFAA, which represents LGBT+ personnel working in U.S. foreign affairs.
He holds an M.Sc. with Distinction in International Relations from the London School of Economics, and a B.A. with honors in World Politics from Hamilton College, for which he also studied at Hungary's Corvinus University of Budapest. He speaks elementary Khmer (just enough to order kuy teav at a Phnom Penh market) and limited Spanish.
Image: Kampot, Cambodia (Charles Dunst)
© 2022 by Charles Dunst